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본 논문은 순차적 프로그래밍 모델을 유지하면서도 세밀한 파이프라인 제어가 가능한 새로운 HLS 도구를 제안합니다. 가시성 제어(Visibility Control) 기술을 통해 스톨링, 바이패싱 등 해저드 해결 전략을 통합하여 RTL 수준의 성능을 달성합니다.
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원문 바로가기고수준 합성 (High-level synthesis, HLS)은 하드웨어 설계의 추상화 수준을 병렬적인 레지스터 전송 레벨 (Register-transfer level, RTL) 프로그램에서 순차적 (Sequential) 프로그램으로 높여줍니다. HLS가 활용하는 병렬성 형태 중에서, 파이프라이닝 (Pipelining)은 경쟁력 있는 전력, 성능 및 면적 (Power, Performance, and Area, PPA)을 달성하기 위해 파이프라인 구조와 해저드 해결 (Hazard resolution)에 대한 세밀한 제어를 요구합니다. 그러나 기존 도구들은 이러한 제어 기능이 부족하거나, 이를 제공하기 위해 순차적 의미론 (Sequential semantics)을 희생합니다. 본 논문에서는 순차적 프로그래밍 모델에 세밀한 파이프라인 제어를 내장하여 신속한 설계 공간 탐색 (Design-space exploration)을 가능하게 하는 HLS 도구를 제시합니다. 이 도구는 스톨링 (Stalling), 바이패싱 (Bypassing), 투기 (Speculation), 지연 커밋 (Deferred commit), 그리고 레지스터 리네이밍 (Register renaming)을 포함한 해저드 해결 전략을 통합하는 새로운 프로그래밍 추상화인 가시성 제어 (Visibility control)를 기반으로 구축되었습니다. 우리는 인오더 (In-order) RISC-V 코어, 히스토그램 (Histograms), 그리고 AES 가속기에서 이를 평가합니다. RISC-V 코어에서는 스톨 (Stall), 바이패스 (Bypass), 투기 (Speculation), 레지스터 리네이밍 (Register renaming)을 구현하였으며, 히스토그램에서는 기존에 RTL 또는 병렬 프로그래밍 모델이 필요했던 스케줄링 전략을 구현하였습니다. 컴파일된 파이프라인은 순차적 의미론을 가진 기존 HLS 도구보다 우수한 성능을 보이며, 직접 작성한 RTL에 필적하는 PPA를 달성합니다.