반복적인 순방향 및 역방향 정수론적 변환 (Number Theoretic Transform, NTT)은 격자 기반 양자 내성 암호 (Lattice-based Post-Quantum Cryptography, PQC)의 핵심 구성 요소이며, 일반적으로 Cooley-Tukey 및 Gentleman-Sande 버터플라이 (Butterfly) 유닛을 사용하여 구현됩니다. 기존의 반복적 NTT 가속기는 종종 핑퐁 메모리 (Ping-pong memory) 방식과 사이클로토믹 환 (Cyclotomic ring)에 종속된 대규모 메모리 블록에 의존하며, 이는 전반적인 효율성을 제한합니다. 이를 극복하기 위해, 본 논문에서는 기존 설계의 전체 메모리 점유 면적을 유지하면서, 환 크기 $n$에 대해 4개의 더 작은 $n/4$ 크기 메모리를 사용하는 메모리 병렬화 (Memory-parallelization) 전략을 제안합니다. 또한, 역 NTT를 위한 곱셈이 없는 리스케일링 (Multiplication-free rescaling) 아키텍처를 도입합니다. 이러한 혁신을 바탕으로, 통합된 Cooley-Tukey 및 Gentleman-Sande 버터플라이 유닛에 대해 포괄적인 하드웨어 기반 설계 공간 탐색 (Design space exploration)을 수행하며, 거친 수준 (Coarse-grained) 및 세밀한 수준 (Fine-grained)의 파이프라이닝 (Pipelining) 전략을 모두 평가합니다. 그 결과로 최적화된 버터플라이 유닛은 본 논문에서 제안하는 파이프라인 및 메모리 병렬화된 NTT 가속기인 "PIP-NTT"의 핵심을 형성합니다. 이는 엄격한 면적 제약 조건 하에서 연산 처리량 (Throughput)을 높이기 위해 메모리 병렬화 방식과 함께 두 개의 유닛을 통합합니다. FPGA 플랫폼에서의 실험 결과에 따르면, PIP-NTT는 기존 문헌에 보고된 가장 면적 최적화된 가속기 및 고속 NTT 가속기와 비교했을 때 평균 면적-시간 곱 (Area-Time Product) 측면에서 각각 2.67배 및 1.48배 더 높은 효율성을 달성했습니다. 이 설계는 버터플라이 기수 (Radix)에 따라 확장 가능하며 다른 PQC 방식에도 적응할 수 있어, 미래의 암호화 하드웨어를 위한 다목적 솔루션이 될 수 있습니다.