대규모 언어 모델(Large language models)은 자연어 명세(natural language specifications)로부터 레지스터 전송 레벨(register-transfer-level, RTL) 설계를 직접 생성할 수 있습니다. 그러나 모델의 실패는 코딩보다는 주로 이해(understanding) 문제에서 발생합니다 extcite{zhang2026understanding, qiu2025towards}. 명세는 비형식적이고 모호하며, 모델의 해석은 암묵적인 상태로 유지됩니다. 모든 오독은 Verilog로 조용히 반영되며, 시뮬레이션(simulation)을 통해서만 그 오류가 드러납니다. 중간 표현(Intermediate representations)은 해석을 부분적으로 명시적으로 만들지만, 기존 연구들은 명세에 대해 해석을 검증하지 않으며, 오독이 어디에서 시작되었는지와 상관없이 코드 수준에서 시뮬레이션 실패를 수정합니다. VeriRefine은 대신 명세 정제(specification refinement)를 RTL 생성의 검증 가능한 단계로 취급합니다. 이 방식은 산문 형태의 명세를 설계 의도를 명시하고 스키마로 제약된(schema-constrained) 설명으로 점진적으로 정제합니다. 이는 코드가 존재하기 전에 각 신호의 로직 스타일, 클록 도메인(clock domain), 리셋 동작(reset behavior)을 확정하는 신호별 추상 신호 전이 함수(Abstract Signal Transition Functions, ASTFs)로 표현되며, 모든 동작을 명세 문장에 근거하여 구체화합니다. 정제된 명세는 타당성(soundness), 완전성(completeness), 일관성(consistency), FSM 무결성(FSM integrity), 그리고 핵심 RTL 설계 규칙을 아우르는 5단계 감사(audit)를 통과하므로, 해석 오류는 Verilog가 생성되기 전에 표현 단계에서 수정됩니다. 코드가 생성되면, 각 시뮬레이션 실패는 이해 오류(understanding error) 또는 코딩 오류(coding error)로 분류되어 대상 수정을 위해 해당 단계로 다시 전달됩니다. 정제 과정에서 모든 신호의 하드웨어 클래스가 고정되기 때문에, 합성 가능성(synthesizability)은 사후 점검이 아닌 파이프라인의 구조적 속성이 됩니다. Claude Sonnet 4.6을 사용하여, VeriRefine은 RTLLM v2.0에서 94.0%의 기능적 정확도(functional correctness)를, VerilogEval-Human v2에서 98.1%를 달성했습니다.