LLM을 이용한 합성 가능한 RTL 설계 생성에 대한 점진적 접근 방식

요약

LLM을 활용한 RTL 설계 생성 시 발생하는 이해 오류를 줄이기 위해 명세 정제 단계를 도입한 VeriRefine 연구를 소개합니다. 명세를 점진적으로 구체화하고 5단계 감사를 거쳐 Verilog 생성 전 오류를 수정함으로써 합성 가능한 설계를 보장합니다.

핵심 포인트

• 명세 정제를 통해 LLM의 해석 오류를 RTL 생성 전 단계에서 차단
• ASTF를 활용하여 신호별 로직과 클록 도메인을 명시적으로 확정
• 5단계 감사 프로세스로 타당성, 완전성, 일관성 등 검증
• Claude Sonnet 4.6 기반 VeriRefine의 높은 기능적 정확도 달성