팹리스(fabless) 반도체 제조 모델에 내재된 취약성은 악의적인 하드웨어 트로이잔(Hardware Trojan, HT) 삽입 위험을 크게 증가시켜 하드웨어 보안에 심각한 위협을 가하고 있습니다. 여러 HT 완화 및 탐지 전략이 개발되었으며, 기존 연구들은 집적 회로(IC) 내 표준 셀(standard cells) 사이의 공간에 HT를 삽입하는 방식을 탐구해 왔습니다. 그러나 오늘날 시장에 나와 있는 대부분의 디지털 설계의 빌딩 블록인 표준 셀이 초래하는 취약성에 대한 연구는 부족한 실정입니다. 본 연구는 표준 셀을 신뢰할 수 없는 것으로 간주하는 새로운 위협 모델을 조사합니다. 우리가 제안하는 위협 모델은 설계 하우스(design house)에 변조된 표준 셀 라이브러리를 제공합니다. 의도된 넷리스트(netlist)는 변조된 라이브러리를 사용하여 합성(synthesized) 및 구현됩니다. 제조 과정에서 악의적인 파운드리(foundry)는 라이브러리의 비활성화된 HT 셀을 활성화된 대응 셀로 교체합니다. 오픈 소스 및 산업 표준 전자 설계 자동화(Electronic Design Automation, EDA) 도구를 사용하여, 기존 표준 셀 라이브러리인 Saed32nm 및 Sky130nm를 IC 설계자로부터 임의의 HT 존재를 숨길 수 있는 악성 라이브러리로 변환합니다. 이후 악성 라이브러리를 적용하고 여러 표준 벤치마크 설계에서 특성을 분석합니다. 이 표준 셀 기반 공격 벡터의 효능과 은밀함을 입증하기 위해, AES-128 암호화 코어, 이더넷 컨트롤러(Ethernet controller), WISHBONE DMA 엔진의 세 가지 벤치마크 회로를 Synopsys 32nm 및 SkyWater 130nm 기술을 통해 깨끗한 라이브러리와 트로이잔에 감염된 라이브러리 모두를 사용하여 합성했습니다. 이 합성된 회로들로부터 총 셀 개수, 총 면적, 동적 전력 소비(dynamic power consumption) 및 정적 전력(static power)을 포함한 설계 수준의 특징들을 추출하여 이진 분류(binary classification)를 위한 입력값으로 사용했습니다.