RowHammer 및 RowPress와 같은 DRAM 읽기 방해(DRAM read disturbance)는 DRAM에 접근할 때 접근하지 않은 다른 DRAM 위치에서 의도하지 않은 비트 플립(bitflip)을 유발할 수 있는 중요한 신뢰성(robustness) 문제입니다. DRAM 읽기 방해 비트 플립은 DRAM 기반 컴퓨팅 시스템의 안전하고 보안적이며 신뢰할 수 있는 작동에 상당한 영향을 미칩니다. 기존의 많은 연구는 이러한 비트 플립을 실험적으로 특성화(characterize)하고 경험적 결과에 기반한 완화 방안을 제안해 왔습니다. 다른 소자 수준(device-level) 연구들은 그 근저에 있는 물리적 메커니즘을 연구하지만, 이러한 메커니즘들이 모든 주요 경험적 관찰 결과를 완전히 설명하지는 못합니다. 우리의 목표는 RowHammer 및 RowPress에 대한 실험적 특성화와 소자 수준의 모델링 및 이해 사이의 격차를 해소하여, DRAM 읽기 방해를 이해하고, 특성화하며, 완화하기 위한 향후 연구를 위한 원칙적인 토대를 제공하는 것입니다. 우리는 먼저 기존의 소자 수준 모델이 설명하는 RowHammer 및 RowPress의 물리적 메커니즘과 비트 플립의 실험적 특성화 사이의 격차와 불일치를 식별하고 입증합니다. 우리는 1차 물리적 메커니즘과 매핑되어야 하는 세 가지 근본적인 지표에 집중합니다: 1) 비트 플립 방향(bitflip directions), 2) 비트 플립 횟수(bitflip counts), 3) 첫 번째 비트 플립을 유발하는 공격 행(aggressor row) 활성화의 최소 횟수(즉, ACmin). 둘째, 우리는 RowHammer 및 RowPress 비트 플립의 실험적 특성화에서 관찰된 현상과 일치하는 포괄적이고 엄격한 TCAD 시뮬레이션 세트를 제시합니다. 우리의 결과로부터, 우리는 1) RowHammer 및 RowPress 비트 플립 이해를 위한 업데이트된 소자 수준 오류 메커니즘을 요약하고, 2) 시뮬레이션 결과가 실제 칩의 특성화와 일치하는지 여부에 크게 영향을 미치는 핵심 모델링 및 시뮬레이션 파라미터를 식별합니다. 우리는 1) DRAM 읽기 방해 비트 플립에 대한 엄격하고 포괄적이며 효율적인 실험적 특성화 방법론, 그리고 2) DRAM 읽기 방해 완화 기술의 설계에 대한 시사점을 논의합니다.