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MCMC 기법의 높은 계산 비용과 병렬화 문제를 해결하기 위해 Intel 16nm 공정으로 설계된 맞춤형 RISC-V SoC인 AIA를 제안합니다. AIA는 16개의 맞춤형 RISC-V 코어와 2D 메시 구조를 통해 에지 디바이스에서 효율적인 근사 추론을 지원합니다.
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원문 바로가기확률 모델 (Probabilistic models, PMs)은 머신러닝 능력을 발전시키는 데 필수적이며, 특히 추론 및 의사결정이 포함된 안전 필수 (safety-critical) 애플리케이션에서 매우 중요합니다. 이러한 모델의 추론에 사용되는 방법 중 샘플링 기반의 마르코프 연쇄 몬테카를로 (Markov Chain Monte Carlo, MCMC) 기법이 널리 사용됩니다. 그러나 MCMC 방식은 상당한 계산 비용이 발생하며 본질적으로 병렬화가 어렵기 때문에, 기존의 CPU/GPU 플랫폼에서는 비효율적인 실행 결과를 초래합니다. 이러한 과제를 극복하기 위해, 본 논문은 Intel의 16nm 공정 기술을 사용하여 제작된 멀티코어 RISC-V 시스템 온 칩 (System-on-Chip, SoC) 설계인 AIA를 제시합니다. 당사의 근사 추론 가속기 (Approximate Inference Accelerator, AIA)는 에지 디바이스 (edge devices)에 강력한 의사결정 및 추론 능력을 부여하도록 특별히 설계되었습니다. AIA 아키텍처는 칩 간 데이터 통신을 관리하는 RISC-V 호스트 프로세서와, 고효율 근사 추론에 최적화된 16개의 맞춤형 다목적 RISC-V 코어로 구성된 2D 메시 (2D mesh) 구조를 포함합니다. 각 코어는 (i) 비정규화된 Knuth-Yao (KY) 샘플링 및 비선형 함수(예: 로그, 지수 함수)의 보간 (interpolation)을 위한 맞춤형 명령어 및 데이터패스 블록, 그리고 (ii) 인접한 코어 간의 빈번한 데이터 교환에 따른 데이터 이동 비용을 줄이기 위해 각 인접 코어의 레지스터 파일 (register file)에 직접 접근할 수 있는 기능을 갖추고 있습니다. MCMC 알고리즘의 병렬화 잠재력을 더욱 활용하기 위해, 당사는 코어 전반에 걸쳐 효율적인 공간 매핑 (spatial mapping) 및 스케줄링을 가능하게 하는 특화된 컴파일 체인 (compile chain)을 개발했습니다.