디자인 검증 (Design Verification, DV) 의 주요 목표는 제안된 칩 설계 구현 (코드 또는 물리적 형태) 이 스펙을 정확히 따르고 기능적 오류가 없음을 보장하여 고비용 재설계를 피하는 것입니다. 이를 달성하기 위해서는 종종 스펙 문서를 형식적이고 검증 가능한 표현으로 변환하는 광범위한 수동 해석이 필요합니다. AI 는 DV 에서 진전을 이루었지만, 현재의 접근법은 현대 칩 설계의 완전한 엔드 투 엔드 스펙 준수보다는 좁고 고립된 작업에 초점을 맞추는 경향이 있으며, 실제 세계의 검증 복잡성을 포착하지 못합니다. 저희 방법은 산업 표준인 동적 랜덤 액세스 메모리 (DRAM) 표준을 자동으로 자연어 메모리 칩 스펙을 형식 표현인 DRAMPyML 로 변환하여 시스템 Verilog 명제 생성, 자극 (stimulus), 기능 커버리지 등 downstream DV 작업을 수행할 수 있게 합니다. 또한 하드웨어 자동 형식화에서 모델 능력의 진화와 새로운 접근법을 평가할 수 있도록 사용할 수 있는 벤치마킹 데이터셋인 DRAMBench 를 공개합니다.