칩렛(chiplet) 기반 인공지능 시스템 온 칩(SoC)의 급격한 성장은 반도체 테스트 방법론의 근본적인 격차를 드러냈습니다. 기존의 양품 다이(Known Good Die, KGD) 선별은 조립 전의 기능적 정확성을 보장하지만, 조립 후의 신뢰성 수명에 대한 확률적 보증은 제공하지 못합니다. 이러한 한계를 해결하기 위해, 본 연구는 KGD에서 신뢰할 수 있는 양품 다이(Known Good Reliable Die, KGRD) 선별로의 전환을 불완전한 조립 전 관측 가능성(observability)에 대한 제약된 추론 문제(constrained inference problem)로 정식화합니다. 이러한 정식화를 바탕으로 네 가지 상호 연계된 기여를 제시합니다: (i) 정량화된 관측 가능성 편향 경계(observability bias bound)와 함께 조립 전 텔레메트리(telemetry)를 조립 후 고장 가능성으로 매핑하는 베이지안 확률적 위험 모델(Bayesian probabilistic risk model); (ii) 증명 가능한 조립 후 고장 확률 보증을 제공하는 안전 게이트 결정 아키텍처(safety-gated decision architecture); (iii) 베이즈 최적 결정 이론(Bayes-optimal decision theory)에서 도출된 불확실성 인지 처분 경계(uncertainty-aware disposition boundaries); (iv) 신뢰성 제약을 위반하지 않으면서 일관된 모델 개선을 제공하는 제약된 폐쇄 루프 피드백 메커니즘(constrained closed-loop feedback mechanism). N = 4,000개의 합성 다이를 대상으로 한 몬테카를로 시뮬레이션(Monte Carlo simulation) 연구를 통해 네 가지 이론적 특성을 모두 검증하였으며, 테스트된 게이트 임계값(gate threshold)의 전체 범위에 걸쳐 안전 보증이 균일하게 유지됨을 확인했습니다.