라우팅 지연 변화부터 무응답 데이터 손상까지: AXI 기반 Zynq UltraScale+ MPSoC의 중성자 유도 SEU 효과

SRAM 기반 FPGA 시스템 온 칩 장치는 구성 메모리에서 발생하는 단일 사건 오류(SEUs)에 취약하며, 이는 프로그래밍 가능한 라우팅 리소스를 교란하고 통신 패브릭을 저하시킬 수 있습니다. 최신 Zynq UltraScale+ MPSoC에서 이러한 라우팅 교란은 논리적으로 투명하지만 AXI 기반 데이터 전송을 손상시키고 무응답 데이터 손상을 초래하는 작은 전파 지연 변화를 유발할 수 있습니다. 비록 라우팅 지연 저하와 AXI 인터커넥트 장애가 독립적으로 연구되어 왔지만, 중성자 조사 하에서의 실험적 상관관계는 확립되지 않았습니다. 본 연구는 라우팅이 지배적인 지연 센서와 복제된 가속기를 포함하는 AXI 인터커넥트 벤치마크를 통합한 ZCU104 플랫폼에서 계층 간 조사를 제시합니다. 중성자 조사 실험은 완전히 작동하는 시스템에 수행되었으며, 내부 구성 접근 포트를 통해 구현된 프레임 레벨 구성 결함 주입기를 사용하여 제어된 오류 에뮬레이션을 가능하게 했습니다. 측정된 라우팅 지연 이벤트는 통신 장애와 통계적으로 상관관계가 있으며, 타이밍 변화와 AXI 오작동 모두에 대한 단면적이 도출되었습니다. 그 결과는 중성자 유도 라우팅 교란이 UltraScale+ MPSoC의 시스템 레벨 무응답 데이터 손상으로 어떻게 전파되는지를 실험적으로 입증하며, 중성자가 풍부한 환경에서 복원력 중심의 AXI 기반 설계에 대한 통찰력을 제공합니다.