인텔, EMIB-T 수율 개선, TSMC CoWoS와 함께 AI 칩 생산량 더 늘어난다 | AI칩 패키징 경쟁의 진짜 승부처

Video: 인텔, EMIB-T 수율 개선, TSMC CoWoS와 함께 AI 칩 생산량 더 늘어난다 | AI칩 패키징 경쟁의 진짜 승부처
Channel: 안될공학 - IT 테크 신기술
Duration: 9m 23s
Source: subtitle (auto, ko)
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네, 여러분 안녕하세요. 피치입니다. 인텔의 첨단 패키징 기판 수율이요. 최근 약 45%까지 올라왔다는 보도가 나왔습니다. 키포스트가 전한 제프리스 분석에 따르면요. EMIB 기판 수율은 2분기의 20%에서 25% 수준이었고요. 최근에는 그게 약 45%로 개선이 돼서 9월 말에 50%를 목표로 하고 있다고 합니다. 지금 TSMC에 몰린 AI 패키징 주문을 나눠서 받을 대안으로 EMIBT가 주목받고 있는 상황인데요. 비판 수율은 올라오고 있지만 고객이 필요한 물량을 안정적으로 공급하기까지는 제조 과정에서 좀 풀어야 할 문제가 남아 있는 거죠. 그런데이 문제를 이해를 하려면 인텔뿐만이 아니라 침 밑에 들어가는 그런 기판을 만드는 회사들을 함께 봐야 합니다. 비디아의 데이터 센터용 블랙웰을 보면 큰 연산칩 두 개가 하나의 GPU처럼 작동을 하거든요. 옆에는 데이터를 공급하는 HBM 메모리가 붙어 있고요.이 부품들 사이로 데이터를 빠르게 보내려면 서로 가까이 놓고 아주 촘촘한 배선으로 연결을 해야 되죠. 이 연결을 만들어 주는 TSMC의 기술이 코어스입니다.

칩을 찍어내는 공장이 잘 돌아가도이 단계가 밀리게 되면 완성된 AI 가속기에 추화가 늦어지는 거죠. 생산 능력도 빠르게 늘리고 있는데요. 디지타임스가 올해 7월 장비 업계를 인용한 보도를 보면 TSMC의 코어스 월 생산 능력은 2024년에 3만 장대에서 2025년에는 약 7만 장으로 늘었고요. 올해 말 목표는 13만 장 이상으로 높아졌습니다. 어 이건 TSMC의 공식 확정 실적이랑은 구분을 해야 하는 공급망 추정치인데요. 그래도 일단 규모가 얼마나 빠르게 커지고 있는지를 잘 보여주죠. 그런데 여기서 장이라는 단위는 GPU 개수가 아니라 웨이퍼 처리량을 뜻합니다. 웨이퍼를 몇 장 처리하느냐랑 완성품이 몇 개가 나오느냐 이거는 좀 다른 이야긴데요. 이거는 칩을 예로 들어보면 좀 이해하기 쉬울 거 같은데요. 제가 구글 플로우에서 재미나이 엄니플래시로 칩 크기에 따라서 웨이퍼 한 장에서 나올 수 있는 개수가 어떻게 달라지는지 짧은 영상으로 한번 보여 드릴게요. 자, 여기 보시면 웨이퍼 위에 사각형 하나하나가 칩이죠.

칩이 작으면 많이 들어가지만 커지게 되면 같은 웨이퍼에서 얻을 수 있는 개수가 줄어들죠. 둥근 가장자리에 걸려 가지고 온전한 칩이 되지 못하는 부분들도 생기고요. 칩 아래에서 연결을 담당하는 실리콘 인터포에도 역시 같은 원리가 적용이 됩니다. 패키지가 커질수록 한 장에서 얻는 개수가 줄어드니까 웨이퍼 처리 능력을 늘리는 효과도 그만큼 상세가 되는 거죠. 이런 제조 부담을 줄이면서 더 큰 패키지를 만들려고 TSMC도 넓은 실리콘 판을 쓰는 코어스 S에 또 다른 구조를 개발을 했습니다. 불이 배선이랑 절현층으로 연결하는 RDL 기반의 코어스 RL이 그 얘인 거죠. 인텔은 칩 아래 연결을 어디에 넣을지부터 좀 다르게 접근을 했는데요. 먼저 코어스 S 단면을 보면 맨 위에는 연산칩이랑 HBM이 있고요. 그 아래 넓은 실리콘 인터포에 미세한 배선이 깔려 있습니다. 그 밑에는 이제 패키지 전체를 받치고 바깥쪽 전원이랑 신호를 연결하는 기판이 또 따로 있는데요. 이거를 서브스트레이트라고 합니다. 우리가 지금 따지는 수율 같은 얘기는 다 이런 패키지 기판에 관한 겁니다.

인텔의 EMIB는 칩이랑 칩이 맞다는 구간에다가 작은 실리콘 조각을 넣어서 연결을 하거든요.이 조각이 바로 브릿지예요. 넓은 실리콘 판을 깔던 방식에 비해서 이거는 정밀한 연결에 필요한 부분만 작게 만들 수가 있죠. 그리고이 브릿지를 아래쪽 유기 깊판 안에다가 직접 묻습니다. 앞서서 언급한 코어스 L도 작은 실리콘 브릿지를 쓰는데요. TSMC는 이거를 RDL 인터포저 안에다가 넣고 그 아래다가 기판을 둬요. 인텔은 브릿지를 기판 안에다가 직접 넣어서음 별도 인터포저를 만들어 가지고 기판에 붙이는 그런 단계를 줄이려고 하는 겁니다. 자 여기에 EMIBT는 브릿지를 위아래로 관통을 하는 그런 전기 통로를 추가를 했거든요. 실리콘 관통 전급 TSV예요. 칩 사이로 데이터를 보내는 연결에다가 아래쪽에서 전력을 올려보내는 그런 경로까지 더한 거죠. 메모리랑 연산 칩이 커질수록 전기를 안정적으로 공급하기도 어려워지는데요. 인텔은 바로이 구조로 전원 경로의 손실이랑 전압 흔들림을 줄이려고 하는 겁니다. 이렇게 되면 제조 순서도 달라지는데요.

작은 브릿지는 웨이퍼에서 많이 만들어 두고요. 큰 사각형 패널에다가 여러 기판을 만들면서 브릿지를 넣는 거예요. 그 기판 위에 연산 칩이랑 HBM을 붙이는 거죠. 인텔은 이런 방식이 큰 인터포를 만드는 부담을 줄여서 원가를 낮출 수 있다고 설명을 합니다. 그런데 기판을 만드는 과정에서 분량이 많이 나오게 되면 이렇게 애써서 아낀 비용을 다시 이룰 수도 있겠죠. 키포스트는 기판 업체들이 아주 미세한 배선을 정렬를 하고요. TSV가 들어간 브릿지를 기판에 통합하는 과정에서 높은 제조 난도를 겪고 있다고 설명을 하는데요. 브릿지를 기판 안에 넣을 때는 가로 세로 위치뿐만이 아니라 높이까지 맞춰야 하는데요. 위에 올리는 칩이 브릿지 쪽 밑에 접점이랑 기판 쪽의 접점에 함께 연결이 되기 때문이죠. 한쪽이 더 높거나 낮으면 이게 일부 접점이 제대로 닿지 않겠죠. 그리고 열변형도 함께 관리를 해야 합니다. 실리콘이랑 유기 기판은 온도가 늘어날 때 늘어나는 정도가 달라 가지고 조립 과정이나 사용 중에 이렇게 휘면서 접합부에 힘을 줄 수가 있거든요.

인텔이 큰 인터포를 줄인만큼 기판 업체는 작은 브릿지를 정확히 묻고 연결하는 그런 어려운 작업을 맡게 된 겁니다. 자, 그럼 수율 개선이 공급량에 미치는 역량을 한번 계산해 보겠습니다. 같은 기판을 같은 조건으로 100개 만든다고 가정을 하면요. 수율 25%에서는 합격품이 25개 그리고 45%에서는 45개가 나오겠죠. 설비를 늘리지 않고도 쓸 수 있는 기판이 80%가 많아지는 거죠. 그래서 이번 보도에서는 낮았던 초기 수이랑 최근에 계산을 좀 함께 봐야 하는데요. 9월 말 목표인 50%까지 이게 올라가게 되면 같은 계산에서 100개 중에 50개를 다음 공정으로 보낼 수 있는 거고요. 그리고 그 물량을 고객이 필요한 규모로 꾸준히 공급하는게 다음 과제입니다. 비싼 GPU랑 HBM의 손실은 분량을 언제 발견하느냐 이거에 달려 있는데요. 기판 검사에서 걸러내게 되면 일단 기판 단계에서 손실이 끝나고요. 칩을 붙인 다음에 발견을 하면 고가 부품까지 이제 손실이 커져 버리는 거겠죠. 기판 수이 올라가면 공급량을 늘리는 동시에 합격 기판 하나를 얻기 위해서 버리는 재료랑 공정 비용도 줄일 수 있는 겁니다.

이런 구조에서는 기판 회사가 브릿지를 얼마나 정밀하게 매립을 할 수 있느냐 이게 인텔의 생산량에 직접 영향을 주게 돼요. TSMC랑 비교를 할 때도 각 회사가 실제로 맞는 공정을 보면 차이가 드러나는데요. TSMC도 전문 업체에서 기판을 공급을 받고 조립 업체, 검사 업체들이랑 공정을 분담을 합니다. 고객한테는이 과정을 연결을 한 통합 패키징 서비스를 제공을 하는 거죠. 기판을 누가 만드느냐랑 완성된 패키지의 성능이랑 품질을 누가 책임지느냐 이거는 좀 구분을 해서 볼 필요가 있습니다. 키포스트는 이비덴이랑 신코 삼성전기 같은 기판 업체들이 맞는 그런 제조 난도에 좀 주목을 하는데요. 브릿지가 들어간 기판을 먼저 제대로 만들어야지 인텔이 그 위에다가 칩을 붙여서 완성품으로 검증을 할 수 있기 때문이죠. 인텔은 브릿지의 연결 기술이랑 설계 규칙, 그리고 정밀 접합, 패키지 검증 이런 걸 맞습니다. 기판 업체는 브릿지를 기판 안에다 통합을 하고요. 연결을 하는 그런 제조 능력을 확보를 해야 되고요. 두 공정이 이렇게 잘 맞물려서 돌아가야지만 고객한테 약속한 물량이 나오겠죠.

보도에서는 코어셀 공급 부족 때문에 인텔을 대안으로 검토를 하고 있던 고객들도이 깊 수율 문제로 본격 전환에 있어서는 좀 어려움을 겪는다고 설명을 하는데요. 고객은 설계가 가능하다는 답은 물론이고 언제 몇 개를 받을 수 있는지 그거를 좀 정확히 확인을 해야 하니까요. 기술적으로는 TSMC에서 만든 칩을 인테리 패키징하는 조합이 좀 가능해 보입니다. 고객이 차세대 제품을 설계를 할 때 접점 배치랑 전원 공급을 맞추고요. 성능이랑 신뢰성을 검증하는 동안에 기판 공급도 안정화해야겠죠. 그 일정이 맞아야지 인텔의 기술이 실제 주문으로 이어지는 겁니다.이 조합을 미국에서 구현할 수 있다면 이제 물류도 달라지게 됩니다. 실제로 2025년에 TSMC 애리조나에서 처음 생산한 블랙웰 칩은 완성을 위해서 대만으로 보내 가지고 첨단 패키징을 해야 했는데요. 미국의 납품할 제품이라면 이게 다시 태평양을 건너야 되는 그런 구조였던 거죠. 근데 인텔은 이미 뉴멕시코의 첨단 패키징 생산 기반을 갖고 있죠. 해당 고객 제품의 양산까지 안정화를 한다면 미국에서 만든 칩을 그냥 미국에서 완성하는 그런 선택지를 제공할 수 있는 거예요.

근데 이제 TSMC도 미국 패키징을 준비하고 있습니다. 지난해 미국에 첨단 패키징 시설 두 곳을 짓겠다고 발표를 했고요. 올해도 투자 확대를 이어가고 있는데요. 경영진는 애리조나에다가 코어스 역량을 2029년까지 구축을 하겠다는 그런 목표를 밝혔습니다. 엠코도 에르조나에서 2028년 초에 생산을 시작하는 일정으로 움직이고 있고요. 인텔한테는이 회사들의 생산 능력이 갖춰지는 동안에 고객의 설계랑 양산 일정이 먼저 치고 들어갈 수 있는 그런 기회가 있는 거죠. TSMC 반응도 한번 볼 만한데요. 올해 7월 실적 설명해서랑의 경쟁에 관한 질문이 나왔었습니다. 그러자 웨이저자 CEO는 패키징 부족이 고객의 성장을 제한다면서 오히려 추가 대안이 생기는 거를 환영한다고 설명을 했습니다. 다른 회사가 패키징을 맡아도 TSMC는 그 안에 들어갈 칩을 더 생산할 수 있으니까요. 근데 인텔이이 물량을 실제로 가져오려면 기판 수율 개선이 고객한테 약속한 공급량으로 이어져야겠죠. 이번 보도는 그 과정이 일단 진행은 되고 있지만 아직은 고객이 빠르게 전환할 수 있는 그런 속도를 좀 제한하는 제조 문제가 남아 있다는 얘기입니다.

그래서 앞으로 확인해 봐야 될 거는 고객의 AI 칩이 EMI BT를 달고 예정대로 추화가 되는지입니다. 그때 깊 수율 개선이 코어스에 밀린 주문을 얼마나 나눠 맡을 수 있는지도 잘 드러나겠죠. 그럼 오늘은 여기까지 패치였습니다.