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본 연구는 FPGA 환경에 최적화된 경량 RISC-V 코어를 설계하고, 새로운 컴파일러 최적화 방법을 제시합니다. 이 방법은 애플리케이션별 인코딩을 통해 불필요한 데이터 경로와 디코드 로직을 제거하여 전력 효율성과 면적 활용도를 극대화했습니다. 그 결과, 170 ALMs로 매우 작으면서도 높은 클럭 속도(775 MHz)를 달성하는 코어를 구현할 수 있었습니다.
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원문 바로가기RISC-V 프로세서는 현재 FPGA용으로 널리 사용 가능하며, 대부분의 FPGA 공급업체는 자체 독점 소프트 CPU 아키텍처를 이 명령어 집합 구조(ISA)로 대체하고 있습니다. 현대의 FPGA는 자원과 기능이 점점 풍부해지고 있지만, 메모리를 포함한 소프트 프로세서 시스템은 종종 비례적으로 큰 공간을 차지하며 대상 장치의 잠재력에 비해 미미한 성능만을 제공합니다. 본 연구에서는 먼저 중급 장치에서 700 MHz 이상으로 실행할 수 있고, 이상적인 조건에서 클럭당 하나의 명령어를 퇴역(retire)시킬 수 있는 경량화되었지만 깊게 파이프라인된 RISC-V 코어를 설계했습니다. 그런 다음 최종 애플리케이션 바이너리와 특수 프로세서 인스턴스를 동시에 컴파일하는 새로운 최적화 방법을 개발하고 시연합니다. 이 방법은 각 명령어를 애플리케이션별 인코딩으로 확장하고, 합성(synthesis) 과정에서 사용하지 않는 데이터 경로 및 디코드 로직을 제거하며, 원래 프로그램과 어셈블러 호환성을 유지하면서도 더 이상 범용 RISC-V와 바이너리 호환성이 없는 코어를 산출합니다. 우리는 RV32I (기본 정수), RV32M (정수 곱셈), 그리고 RV32F (단정밀 부동 소수점) 구성을 사용하여 예제 설계를 구현했습니다. 우리의 최적화된 RISC-V는 170 ALMs로 작으며, Altera Agilex-5 장치에서 775 MHz로 타이밍을 마감합니다. 마지막으로, 이러한 프로세서들이 결정론적인 영역에 패킹되어 성능에 물질적인 영향을 주지 않으면서 연속적으로 계단식 반복(stepped-and-repeated)될 수 있음을 보여주어 예측 가능한 다중 코어 밀도 계획을 가능하게 합니다.