에이전트가 더 높은 수준의 추상화를 활용하여 더 나은 칩을 설계할 수 있을까?

대규모 언어 모델 (LLM) 에이전트는 칩 설계를 위해 점점 더 많이 탐구되고 있지만, 기존 접근 방식 대부분은 RTL에서 직접 작동합니다. 우리는 에이전트가 더 높은 수준의 추상화를 활용하여 더 나은 칩을 설계할 수 있는지 질문합니다. 우리는 Direct RTL Design, Agent-based HLS Design, Post-Compiler HLS Refinement, 그리고 Post-HLS RTL Refinement를 비교하고, Agent-based HLS Design과 Post-HLS RTL Refinement를 결합하여 Agent-based HLS with RTL Refinement (AHRR)을 만듭니다. 우리는 FPGAs를 최종적인 평가를 위한 실용적이고 배포하기 쉬운 플랫폼으로 사용하지만, 우리가 연구하는 설계 흐름의 트레이드오프는 대상 기술과 크게 독립적이라는 점에 유의합니다. 다양한 11개 태스크 벤치마크 스위트 전반에 걸쳐 AHRR은 저희 벤치마크 스위트에서 Direct RTL Design 대비 2.6$ imes$의 기하 평균 속도 향상을 달성합니다. 사례 연구는 HLS가 설계 지식을 에이전트가 활용할 수 있는 추상화로 증류하고, RTL refinement가 더 낮은 수준의 최적화 기회를 복구한다는 것을 보여줍니다. 종합적으로, 이러한 결과들은 AHRR을 에이전트 기반 칩 설계를 위한 유망한 워크플로우로 만듭니다. 코드와 평가 아티팩트는 https://github.com/ZijD/AHRR에서 이용 가능합니다.