펌웨어 진단 로깅(printf)은 풀-칩 SoC 설계 검증에서 필수적인 디버그 도구이지만, 사이클 정확도(cycle-accurate) RTL 시뮬레이션에 막대한 부담을 줍니다. 가상의 CPU에서 30자 길이의 1개 인자 메시지를 포맷하고 MMIO 개구부를 통해 직렬화하는 과정은 호출당 3.04 $\mu$s에서 15.23 $\mu$s를 소모합니다 (Suite A 기준, 가중치 미적용 시 15.27 $\mu$s / 프린트 가중치 적용 임계 경로 평균 15.08 $\mu$s). 플래시 공간 및 와이어 바이트를 대상으로 오프라인 디코딩을 하는 임베디드 토크나이저와 달리, RTL 시뮬레이션은 두 가지 체제 비용 함수에 의해 지배됩니다. 즉, 크로스-패브릭 SoC 경로는 MMIO 버스 정지(call latency의 84.7%)가 지배적이며, 로컬 서브시스템 경로는 온-코어 vsprintf 포맷팅(61.7%)이 지배적입니다. 또한 UVM 스코어보드를 구동하기 위해 실시간으로 시뮬레이션 시간 제로(zero-simulation-time)의 문자열 재구성이 필요합니다. 본 논문에서는 이질적인 멀티코어 SoC를 위한 호스트 측 인-시뮬레이션 토큰화된 로깅 아키텍처를 제시하며, 이를 통해 펌웨어 호출 사이트 수정 없이 두 가지 병목 현상을 모두 제거합니다. Arm, RISC-V, DSP 코어를 가로지르는 고정된 32비트 워드 정렬 슬롯 프로토콜을 사용하여 링크 시간 ELF 포맷 문자열 가상 주소를 토큰으로 활용함으로써, 온-코어 로깅은 단일 패스 지정자 스캔 및 $(1+S)$ MMIO 워드 쓰기로 축소됩니다. 이는 모든 온-코어 진수 변환($C_{\mathrm{fmt}} \to 0$), 배포된 버스 트랜잭션의 85.0%--94.5%, MMIO 버스 정지 사이클의 84.6%--93.3%, 그리고 전체 온-코어 로깅 사이클의 63.5%--90.9% (2.74$\times$--11.03$\times$)를 제거하며, SystemVerilog 모니터가 시뮬레이션 시간 제로($\Delta t_{\mathrm{sim}} = 0$)에서 비트 단위 정확도의 문자열을 재구성합니다. 총 858개의 매칭된 풀-칩 테스트 쌍(1,972개 실행 중 1,716개 페어링 실행)에 걸쳐, 우리는 시뮬레이터 메모리 오버헤드 없이 100% 출력 패리티를 달성하여 회귀 테스트 패스당 CPU 시간을 1,314.85 CPU 시간(-26.18%) 절감하고, 중간 테스트 CPU 시간을 Suite A에서 41.51%, Suite B에서 21.33% 단축하며, 트레이스를 42.84%, 웨이브폼을 28.82% 축소합니다.