뉴로모픽 실리콘 스위트(Neuromorphic Silicon Suite)의 설계 및 개발: PVT 센싱, 확률적 LIF 추론, 온칩 STDP

엣지 뉴로모픽 시스템(Edge neuromorphic systems)은 확률적 추론(probabilistic inference), 로컬 학습(local learning), 그리고 신흥 아날로그 메모리(analogue memory)와의 인터페이스를 결합한 컴팩트하고 구성 가능한 하드웨어를 필요로 합니다. 본 논문에서는 SkyWater 130 nm 공정의 표준 셀 CMOS(standard-cell CMOS)로 구현된, 인터페이스 호환이 가능한 네 가지 디지털 IP 블록을 제시합니다: 5개의 선택 가능한 링 오실레이터(ring oscillators)로 구축되어 지터 기반의 진성 난수 생성기(true-random-number generator)와 주파수 범위 모니터(frequency-bounds health monitor)를 제공하는 공정, 전압 및 온도(PVT) 센서; 구성 가능한 LFSR, 프로그래밍 가능한 활성화 테이블(activation table), 그리고 불응기(refractory period)를 갖춘 확률적 누적-발화(stochastic leaky integrate-and-fire, LIF) 뉴런; 프로그래밍 가능한 곡선과 보상 변조(reward-modulated), 적격성 흔적(eligibility-trace), 그리고 안티-헤브(anti-Hebbian) 모드를 갖춘 온칩 스파이크 타이밍 의존 가소성(spike-timing-dependent plasticity, STDP) 컨트롤러; 그리고 형성(forming), 세트(set), 리셋(reset), 읽기(read), 그리고 전류 제한(current-compliance limiting) 및 하프-셀렉트 바이어싱(half-select biasing)을 포함한 자동 전류-전압 스윕(automated current-voltage sweep)을 지원하는 멤리스티브 크로스바(memristive-crossbar) 컨트롤러입니다. 네 가지 블록 모두 공통의 직렬 주변기기 인터페이스(serial peripheral interface, SPI) 레지스터 파일을 공유하며, 센서는 병렬 판독(parallel readout) 기능도 제공합니다. 각 블록은 50 MHz 목표 속도에서 단일 타일(tile)을 점유합니다. 이 스위트는 레지스터 전송 레벨(register-transfer level) 및 게이트 레벨(gate level)에서 99개의 cocotb 테스트를 통해 검증되었으며(모두 통과), 오픈 표준 셀 플로우(open standard-cell flow)를 거친 후 Tiny Tapeout 공유 실리콘 프로그램을 통해 테이프아웃(tapeout)을 위해 제출되었습니다. 오픈 셀 라이브러리에 매핑되었을 때, 각 블록은 합성 후 셀 면적이 9.3 ~ 10.6 천 제곱 마이크로미터($ ext{µm}^2$)를 차지하며, 타일 이용률 61 ~ 70%를 나타냅니다. 또한 클록 트리 합성(clock-tree synthesis) 후 양수의 셋업 및 홀드 마진(setup and hold margin)과 함께 50 MHz 제약 조건을 충족하며, 기본 스위칭 활동(switching-activity) 가정 하에 약 0.64 ~ 0.70 mW의 전력을 소모합니다. 본 연구의 기여는 하나의 레지스터 인터페이스와 하나의 검증 플로우로 통합되어 공개적으로 출시된 일관된 빌딩 블록 세트입니다. 모든 결과는 시뮬레이션 및 구현 플로우를 통한 것이며, 제작된 실리콘에 대한 보고는 포함되지 않았습니다.