많은 최첨단 DSP 구현체들은 기존의 부동 소수점 (floating-point) 산술에 비해 하드웨어 복잡도가 낮고 처리량 (throughput)이 높다는 장점 때문에 고정 소수점 (fixed-point) 산술을 사용합니다. 이와 대조적으로, 머신러닝 가속기들은 저정밀도 부동 소수점 (reduced-precision floating-point) 형식을 통해 에너지 효율과 최대 처리량을 개선하며 상당한 이득을 얻고 있습니다. 이러한 발전은 전통적인 DSP 워크로드에 대한 수치 표현 (numerical representations)의 재평가를 촉구합니다. 핵심적인 질문은 저정밀도 부동 소수점 형식이 동적 범위 (dynamic range)와 수치적 강건성 (numerical robustness) 측면에서 이점을 제공하면서도, 고정 소수점 구현과 비교하여 경쟁력 있는 전력, 성능 및 면적을 달성할 수 있는지 여부입니다. 본 논문은 수치 표현, 산술 유닛 (arithmetic units), 그리고 애플리케이션 수준의 성능을 공동으로 최적화하는 DSP 커널을 위한 새로운 교차 계층 공동 설계 (cross-layer co-design) 방법론을 제시합니다. 사례 연구로서, 우리는 많은 애플리케이션에서 필수적인 DSP 블록인 FFT에 집중합니다. FFT는 광 OFDM 트랜시버 내에서 평가되며, FFT 크기와 변조 차수 (modulation order)가 100 Gbit/s 이상의 데이터 전송률을 지원하기 위해 확장됨에 따라 전력 소비와 실리콘 면적을 지배합니다. 우리는 12nm FinFET 공정에서의 레이아웃 후 (post-layout) 전력 및 면적 결과를 사용하여 고정 소수점과 저정밀도 부동 소수점 형식을 비교하고, Eb/N0 대비 BER 관점에서의 시스템 수준 성능을 입증합니다. 128 Gbit/s 트랜시버 내의 256-point FFT 엔진에 대해, 우리는 11비트 및 12비트 맞춤형 부동 소수점 형식이 여러 변조 차수에 걸쳐 32비트 부동 소수점 참조 모델에 근접한 BER 성능을 유지하는 동시에, 대표적인 고정 소수점 설계와 비교하여 FFT 코어 전력을 최대 19.8%, 면적을 최대 12.0%까지 줄일 수 있음을 보여줍니다. 우리가 알고 있는 바로는, 이것이 광 OFDM 트랜시버 내 FFT 코어를 위한 맞춤형 저정밀도 부동 소수점 산술에 대한 첫 번째 조사입니다.