부채널 공격 (side-channel attacks)에 저항력이 있는 하드웨어 회로를 설계하는 것은 제조 전 장치의 누설 (leakage)을 예측하기 위한 시뮬레이션에 점점 더 의존하고 있습니다. 현재의 기능 검증 (functional verification) 시뮬레이터는 장시간의 정확성 검사 실행을 위해 설계되었으며, 부채널 분석에 필요한 약간의 입력 변형을 가진 대량의 짧은 트레이스 (trace) 수집을 생성하기에는 부적합합니다. 우리는 부채널 분석을 위해 구축된 오픈 소스 Verilog 시뮬레이터인 Vogls를 소개합니다. 이는 컴파일된 코드의 성능, 풀-타이밍 (full-timing) 시뮬레이션, 그리고 시뮬레이션 상태에 대한 미세한 제어를 결합한 최초의 시뮬레이터입니다. Vogls는 타이밍이 주석 처리된 게이트 레벨 (gate-level) AES 설계를 Icarus Verilog보다 5.9배 빠르게 시뮬레이션하며, PicoRV32 RTL 설계에 대해서는 Verilator보다 단 30% 느릴 뿐만 아니라 더 정확한 타이밍 모델을 제공합니다. Vogls는 하드웨어 설계를 수정하지 않고도 관심 지점 (points-of-interest) 주변에서 시뮬레이션을 일시 중지, 포크 (fork), 검사 및 변이 (mutate)할 수 있는 Python 인터페이스를 제공하여 타이밍과 누설 특성을 보존합니다. 또한, 트레이스 수집 워크플로우는 설정 코드를 한 번만 실행하고 관심 지점에서 포크하므로, 모든 트레이스에 대해 리셋부터 다시 시뮬레이션할 필요가 없습니다. 사례 연구를 통해 RTL, GTL 및 풀-타이밍 GTL 추상화 레벨에서 키를 성공적으로 복구하는 차분 전력 분석 (differential power analysis) 공격에 대한 Vogls의 성능을 입증합니다.