TileDRAM: 컴파일러 제어 타일-대-DRAM 레이아웃을 이용한 3D DRAM GPGPU

요약

본 논문은 CU-local 3D DRAM 아키텍처에서 피연산자 타일 데이터가 메모리 주소 공간에 배열되는 방식을 제어하는 컴파일러 가시적 추상화, TileDRAM을 제시합니다. TileDRAM은 GPU의 선형 레이아웃 개념을 DRAM 배치 좌표로 확장하여, 반복적인 타일 접근 패턴에 최적화된 레이아웃을 선택하고 이를 통해 로우-버퍼 충돌률을 크게 줄이고 성능을 향상시킵니다.

핵심 포인트

• TileDRAM은 3D DRAM 아키텍처를 위한 컴파일러 가시적 추상화를 제공합니다.
• 타일 접근 시그니처별로 최적의 레이아웃을 선택하여 로우-버퍼 충돌률을 대폭 감소시킵니다.
• 실제 트레이스 리플레이 결과, 요청 가중치 로우 충돌률이 75.7%에서 15.2%로 개선되었습니다.
• 새로운 하드웨어 지원 없이 일반적인 주소 산술만으로 성능 향상을 달성합니다.