대규모 언어 모델(LLMs)은 최근 Verilog 생성 분야에서 유망함을 보여주고 있지만, 자연어 사양으로부터 기능적으로 정확한 RTL을 직접 생성하는 것은 여전히 매우 어려운 과제입니다. 기존 접근 방식들은 주로 검색 증강 생성(RAG), 자체 계획(self-planning), 또는 퓨샷 프롬프팅(few-shot prompting)을 통해 LLM 기반 Verilog 생성을 개선해 왔습니다. 하지만 이러한 방법들은 사양 자체를 작업별 제약 조건으로 강화하기보다는 외부적이거나 일반적인 형태의 향상에 주로 초점을 맞추고 있습니다. 본 논문에서는 SpecLens라는 자동화 프레임워크를 제안합니다. 이 프레임워크는 여러 후보 구현 간의 행동적 발산(behavioral divergence)을 분석하여 사양 기반 제약 조건(specification-driven constraints)을 도출하며, 생성 과정 중에는 원래 사양만을 유일한 외부 의미론적 소스로 사용합니다. VerilogEval v2.0 사양-대-RTL 벤치마크에서 SpecLens는 o3-mini-medium 모델로 86.2%의 기능 통과율(functional pass@1)을, o3-mini-high 모델로 89.4%를 달성했습니다. 이는 o3-mini-medium 모델을 사용한 SOTA 프롬프팅 방식 대비 3.6 퍼센트포인트 향상이며, o3-mini-high 모델을 사용한 SOTA 행동적 발산 방식 대비 3.8 퍼센트포인트 향상에 해당합니다. 또한, RTLLM v1.1 및 v2.0에서 분석 결과, SpecLens가 사양 충실도가 더 높고 벤치마크 정렬 편향(benchmark-aligned priors)에 덜 취약하다는 것이 나타났습니다. SpecLens는 비용이 많이 드는 컴파일-수리 루프(compile-repair loops)를 사용하여 생성된 코드를 반복적으로 수정할 필요 없이도, VerilogEval v2.0에서 100%의 구문적 정확성(syntactic correctness), RTLLM v1.1에서 86.2%, 그리고 RTLLM v2.0에서 88%를 달성했습니다. 이 코드는 오픈 소스로 공개되었으며, https://anonymous.4open.science/r/SpecLens-4632/readme.md 에서 확인할 수 있습니다.