CMOS 기술이 딥 나노미터(deep nanometer) 영역으로 확장됨에 따라, 디지털 회로의 신뢰성은 바이어스 온도 불안정성 (Bias Temperature Instability, BTI)과 공정 변동 (Process Variation, PV)의 결합된 확률적 효과에 의해 점점 더 위협받고 있습니다. 계산 집약적인 시뮬레이션이나 광범위한 룩업 테이블 (lookup tables)에 의존하는 전통적인 신뢰성 분석 방법은 대규모 설계에 대해 효율적으로 확장되지 못하며, 이는 설계 공간 탐색 (design space exploration)에서 심각한 병목 현상을 초래합니다. 이를 해결하기 위해, 우리는 신속하고 고충실도 (high-fidelity)의 신뢰성 분석을 가능하게 하는 머신러닝 (Machine Learning, ML)과 몬테카를로 (Monte Carlo) 시뮬레이션을 통합한 새로운 프레임워크인 SMART를 제안합니다. SMART는 랜덤 포레스트 (Random Forest) 회귀를 사용하여 게이트 지연 분포 (gate delay distributions)를 직접 예측함으로써, 시간이 많이 소요되는 원자 모델 파라미터 추출 과정을 우회합니다. 결정적으로, 이 모델은 자동화된 하이퍼파라미터 튜닝 (hyperparameter tuning)을 위해 베이지안 최적화 (Bayesian Optimization)를 활용하여 다양한 라이브러리에 걸쳐 최대의 예측 견고성 (predictive robustness)을 보장합니다. ISCAS85 벤치마크 회로에 대한 실험적 검증 결과, SMART는 최첨단 (state-of-the-art) 방법들과 비교했을 때 단 1.63%의 놀라운 평균 정확도 오차를 유지하면서도 분석 시간을 94.54% 단축하는 것을 입증했습니다. 계산 복잡성을 오프라인 학습 단계로 전환함으로써, 제안된 프레임워크는 회복 탄력성이 있고 신뢰성을 고려한 디지털 시스템을 설계하기 위한 확장 가능하고 정확한 솔루션을 제공합니다.