SK hynix, SSD 컨트롤러에 맞춤형 소형 CPU 코어 배치로 Arm 부하 완화 및 드라이브 속도 향상

SK hynix는 자체 개발한 Hynix Transaction Processing Unit (H-TPU)이라는 이름의 전력 소모가 큰 CPU 코어 의존도를 줄일 계획을 상세히 공개했습니다. H-TPU는 AI 가속기와 혼동해서는 안 되며, SSD에서 처리하는 반복적인 작업을 지원하여, 드라이브 속도가 빨라질수록 컨트롤러에 더 많은 코어를 요구했던 기존의 문제를 해결할 것입니다. 이 새로운 코어들은 클러스터 형태로 배치되어 4단계 인-오더 파이프라인(in-order pipeline)을 통해 일상적인 I/O를 처리하며, 관리 기능은 전통적인 Arm CPU가 담당하게 됩니다. 이 소형 코어들은 범용 CPU 코어의 전력의 약 2.5%만을 소비하고 면적도 약 4%에 불과하다고 알려졌습니다. 이에 따라 회사는 H-TPU를 제품 포트폴리오 전반에 걸쳐 적용할 계획이라고 TheElec가 보도했습니다.

이 주간, 시스템 온 칩(SoC) 설계 담당 부사장인 구인재는 International SoC Design Conference (ISOCC 2026)에서 SSD 컨트롤러 CPU가 전력과 면적 측면에서 한계에 도달했다고 말했습니다. “SSD 컨트롤러부터 AI 메모리 SoC까지”라는 제목의 발표에서 그는 PCIe 대역폭이 세대마다 두 배로 증가하고 있으며, 컨트롤러 CPU의 클럭 및 제어 능력이 이를 따라잡기 어렵다고 언급했습니다. SK hynix는 차세대 엔터프라이즈 SSD 컨트롤러를 포함한 NAND 제품 전반에 걸쳐 H-TPU를 적용할 계획이라고 알려졌습니다. 바로 이 지점에서 IOPS(Input/Output Operations Per Second)를 향한 끝없는 추격이 이 문제를 가장 명확하게 보여주고 있습니다.

Koo의 코멘트는 경쟁사 제품에서 볼 수 있는 '코어 증가' 솔루션에서 명확히 드러나는 확장성(scaling) 문제를 지적합니다. Marvell의 PCIe 6.0 Bravera SC6는 12개의 Cortex-R82 코어를 두 개의 6코어 클러스터로 구성하고, 여기에 세 개의 Cortex-M7 코어와 보안용 Cortex-M3를 포함합니다. 이는 PCIe 5.0 이전 버전인 Bravera SC5가 나열한 10개의 Cortex-R8 및 Cortex-M7 코어와 보안용 Cortex-M3와 비교됩니다. PCIe 속도가 높아짐에 따라 필요에 의해 코어 개수가 증가했습니다.

SK hynix의 해답은 자체 설계한 핵심인 H-TPU이며, 이는 작고 프로그래밍 가능하게 유지되었습니다. 이 칩에는 특수화된 코드(specialized code)를 위한 전용 컴파일러와 기타 개발 도구가 함께 제공됩니다. 이 칩은 인-오더(in-order), 즉 순차적 실행을 가진 4단계 파이프라인을 사용한다고 명시되어 있습니다. 이는 슈퍼스칼라(superscalar) 방식이 아니며, 아웃-오브-오더 유닛(out-of-order units)을 사용하지 않으며, AI를 위한 텐서 프로세서와 혼동해서는 안 됩니다. 이 칩은 읽기 및 쓰기 명령 처리(read and write command processing), 메타데이터 관리(manage metadata), 버퍼 제어 처리(handle buffer control) 등 모든 반복적인 작업을 처리하도록 설계되었습니다.

스토리지 컨트롤에는 100가지가 넘는 상세 기능이 필요하며, 이는 단일 거대 CPU(monolithic CPU)에게 이상적이지 않습니다. 대신 SK hynix는 이러한 기능을 분리하여 '수십 개의 작은 TPU 클러스터'에 걸쳐 배치했습니다 ZDNet Korea (번역). 따라서 각 H-TPU는 전문화된 임무를 가집니다. 전체 H-TPU 개수는 100개가 넘으며, 위에서 언급한 기능 수는 별도의 수치입니다. 하지만 현재까지 각 클러스터가 몇 개의 코어를 가지고 있는지에 대한 세부 정보는 없습니다.

메인 CPU는 여전히 오류 복구 및 예외 처리, 그리고 스토리지 정책 관리 등을 담당하므로, H-TPU는 CPU를 대체하는 것이 아니라 오프로딩(offloading)을 보완합니다. 이 설계는 주어진 I/O가 필요로 하지 않는 코어들을 유휴 상태로 두며, 이는 최소 전력 모드로 진입한다고 알려졌습니다. 어떤 보고서도 SK hynix의 2.5% 전력 및 4% 면적 수치 뒤에 있는 CPU 코어에 대해서는 언급하지 않았습니다.

이렇게 워크로드를 분할하는 것은 새로운 아이디어가 아닙니다. Phison의 CoXProcessor는 Cortex-R5 코어를 내장된 매크로와 결합하여 반복적인 펌웨어 작업을 와이어 속도(wire speed)로 오프로드하며, 이는 이미 제품에 사용되고 있습니다. 이 회사의 E18 SSD 컨트롤러는 세 개의 메인 코어를 보완하기 위해 클럭 속도가 낮은 Cortex-R5 코어 두 개를 사용합니다. 엔터프라이즈 측면에서는 Phison의 X1이 Cortex-R5 코어 두 개와 각기 한두 가지 작업에 전념하는 최대 32개의 “마이크로 코어”를 사용했습니다. H-TPU는 이 접근 방식을 더 큰 규모로 확장합니다.

발표 자체는 세부 사항이 부족하지만, 우리는 작은 코어와 CPU 간의 유사한 분할을 설명하는 여러 SK hynix 특허를 발견했습니다. 2020년 11월 한국에 최초 출원된 미국 특허 11,675,537은 CPU가 구동하는 제어 평면(control plane)과 작업을 기준으로 네 그룹으로 분류된 많은 소형 프로세서로 구성된 I/O 평면을 상세히 설명합니다. 명령은 수집(ingestion), 캐시(cache), 매핑(map), NAND로의 NVM을 거쳐 네 단계를 모두 통과합니다. 이 프로세서들은 이러한 방식으로 “데이터 I/O 작업을 위한 파이프라인을 구성”하여, CPU가 모든 예외를 처리하도록 합니다. 이 파이프라인은 여러 코어에 걸쳐 실행되며 각 H-TPU 내부의 4단계 파이프라인과는 관련이 없습니다.

특허의 예시에서 각 소형 코어는 CPU의 ‘7백만 개 로직 게이트’보다 적은 약 ‘20만 개의 로직 게이트’로, CPU 게이트 수의 약 2.9%에 불과합니다. 이들은 고정된 요소가 아니어서, ‘펌웨어가 각 TPU에 구동될 수 있다’는 점을 통해 특허에서 ‘수정이 어렵다’고 부르는 하드웨어 회로보다 더 적응성이 높습니다. 특허에서는 TPU를 ‘텐서 처리 장치(Tensor Processing Units)’라고 명시하지만, 다시 한번 강조하자면 이는 AI 가속기와 혼동해서는 안 됩니다. H-TPU 역시 이러한 프로그래밍 가능한 접근 방식을 공유하지만, SK hynix가 설명한 다음 단계는 일부 루틴 작업을 고정된 하드웨어로 옮기는 것입니다.

이 다음 단계가 바로 하드웨어 자동화(Hardware Automation, HWA)이며, 명령어 처리, 주소 조회, 버퍼 복사 등이 전용 회로로 이동합니다. CPU와 H-TPU는 여전히 예외 처리 및 핵심 정책 결정을 담당합니다. 이 프레임워크로 전환하는 목적은 I/O의 경우 예측 가능한 완료 시간을 유지하기 위함이며, 이는 특히 오늘날의 고(高) IOPS 엔터프라이즈 SSD에 필수적입니다.

SK hynix는 이전에 고정 하드웨어 경로에 대해 특허를 출원한 적이 있습니다. 2014년 산호세 기반 법인에서 출원했으며, 이후에는 2022년 한국에서 최초 출원된 미국 특허 12,216,914가 있습니다. 후자는 ‘쓰기 자동화 회로(write automation circuit)’를 설명하며 “지능형 제어가 없는 작업은 하드웨어 계층을 통해 처리되거나 처리될 수 있다”고 말하고, 펌웨어가 가비지 컬렉션과 같은 작업을 유지합니다. 전자는 더 나아가 기본적인 I/O 명령을 “완전히 하드웨어로 구현된” 경로를 따라 보내고, 자신이 처리할 수 없는 것은 상위로 전송하는 방식을 사용했습니다.

H-TPU 자체는 SK hynix와 함께하는 Nvidia의 'Storage Next' 프로젝트에 사용되는 것으로 알려졌습니다. Storage Next는 전통적으로 더 큰 작동 크기를 목표로 하는 NAND에서 512바이트 이상의 제한적 접근을 겨냥합니다. SK hynix는 또한 이를 고대역폭 플래시 (HBF)에 적용할 계획이며, 이 기술은 내년에 출시될 예정이라고 해당 매체는 보도했습니다. HBF는 AI 추론을 위해 NAND 다이를 적층하여 고대역폭 메모리 (HBM) 수준의 대역폭을 목표로 하지만 용량은 훨씬 더 많습니다. 즉, HBM4가 64GB인 것에 비해 스택당 최대 512GB를 제공합니다.

HBF의 경우 AI 추론 읽기 작업이 쓰기 작업보다 약 30만 대 1로 많으며, AI 컴파일러와 런타임은 사전 분석된 데이터 흐름을 HBF SoC에 전달합니다. 적절한 버퍼 관리 및 해당 데이터 흐름 기반의 프리페칭(prefetching)은 느린 NAND 지연 시간을 컴퓨팅 성능 뒤에 숨기는 것을 목표로 합니다. HBF 스택에서는 크기가 중요하므로, 전통적인 다중 코어 Arm 설계는 실용적이지 않을 가능성이 높습니다.

H-TPU가 실제 기업용 SSD 컨트롤러 제품에서 입증된 사례는 없으며, 출시일도 발표되지 않았습니다. 범용 CPU 코어에서 특수 목적의 단일 작업 코어 및 회로로 전환하는 움직임은 SSD가 처리하는 워크로드 유형과 일치하며, AI 서버가 메모리 제약에 직면함에 따라 스토리지에 대한 요구 사항은 계속 증가하고 있습니다.

SK hynix의 발표와 특허는 H-TPU를 거쳐 HWA(Host Workload Accelerator)로 진화하는 것을 뒷받침하며, H-TPU 자체는 기존 NAND 및 내년의 HBF에 적용될 예정입니다. SSD 컨트롤러 제조업체들은 적응할 의향이 있어야 합니다. 현재 PCIe 레벨에서도 단순한 스케일링은 최적이 아니며, 특히 2028년에 최종 승인이 예상되는 PCIe 7.0 및 8.0에서 약속하는 속도는 더욱 그렇습니다.