RV-IM100: RISC-V 마이크로아키텍처에서의 ISA 확장, 데이터패스 폭, 파이프라인 깊이 트레이드오프 정량화

학계에서 기능적인 RISC-V 구현은 쉽게 제공되지만, 단일 베이스라인 아키텍처를 여러 설계 축을 따라 확장하고 각 단계에서의 결과적 트레이드오프를 정량화하는 통제된 경험적 연구는 여전히 희귀하다. 이 논문은 공통 5 단계 파이프라인 베이스라인에서 도출된 10 개의 점진적인 FPGA 구현 마이크로아키텍처인 RV-IM100을 제시한다. 이는 통제된 조건 하에서 데이터패스 폭을 RV32 에서 RV64 까지, ISA 를 I 에서 IM 으로, 파이프라인 깊이를 5 단계에서 8~단계까지 점진적으로 변화시킨다. 반복적인 타이밍 클로저 방법을 사용하여 RV32IM 의 주파수는 43MHz 에서 126MHz 로 개선되어 Dhrystone 성능을 64% 증가시키고 CoreMark 를 300% 증가시켰으며, 반면 per-MHz 효율성은 36--41% 감소했다. 6 단계에서 7 단계로 전환은 주파수 향상에도 불구하고 RV64 의 성능 저하를 유발하여 결과가 이용 가능한 주파수 여유에 의존함을 보여준다. 크로스 폭 비교는 RV32 가 절대적인 성능에서 RV64 를 상회함을 보여주었으며, per-MHz 효율성은 벤치마크에 따라 달라짐: DMIPS/MHz 에서 RV64 가 2.3% 우위이고 CoreMark/MHz 에서 RV32 가 4.6% 우위였다. 8 단계에서 RV32 는 LUT 를 59% 적게, FF 를 51% 적게, DSP 를 80% 적게 필요로 함을 나타내며, 폭 확장 비용이 modest 효율성 차이보다 훨씬 크임을 시사한다. 이러한 결과는 RISC-V 마이크로아키텍처 설계 공간 탐색에 대한 정량적 참고를 제공한다. 모든 RTL 소스 및 벤치마크 구성은 공개적으로 이용 가능하다.