고수준 합성 (High-level synthesis, HLS) 은 C/C++ 과 같은 더 높은 추상화 수준의 하드웨어 알고리즘 설명을 레지스터 전달 수준 (RTL) 설계로 변환하여 개발 시간을 단축하고 설계 공간 탐색의 유연성을 높입니다. 그러나 이러한 기계가 생성한 RTL 설계는 HLS 도구의 한계나 오류로 인해 주요 기능 버그나 보안 취약점을 포함할 수 있습니다. 이러한 취약점을 식별하는 가장 신뢰할 수 있는 방법은 형식 검증, 특히 모델 체킹 (model checking) 입니다. 그럼에도 불구하고 생성된 RTL 의 크기가 커서 모델 체킹이 합리적인 시간 또는 자원 한계 내에서 결론을 내리는 데 어려움을 겪는 경우가 많습니다. 본 연구에서는 HLS 플로우의 고수준 설계 특징을 활용하여 모델 체커를 안내하고 검증 프로세스를 가속화하기 위한 보조 명제 (helper assertions) 집합을 구성하는 방안을 제안합니다. 모델 체커를 지원하기 위해 가장 효과적인 보조 명제 집합을 식별하기 위해, 증명 정보를 반복적으로 재사용하여 잠재적으로 가장 유용한 보조 명제 집합을 선택하는 증명 메커니즘을 개발했습니다. 우리는 제안된 프레임워크를 HLS 설계 벤치마크 집합에서 평가했습니다. 실험 결과에 따르면, 일반 모델 체킹과 비교할 때 우리의 접근 방식은 최대 6.05 배의 속도 향상을 보이고 평균 2.23 배의 속도 향상을 달성합니다.