학계에서는 기능적인 RISC-V 구현이 널리 제공되지만, 단일 베이스라인 아키텍처를 여러 설계 축을 따라 확장하고 각 단계에서 발생하는 트레이드오프를 정량화하는 통제된 경험적 연구는 여전히 부족하다. 이 논문은 공통 5-스탬 파이프라인 베이스라인에서 유래한 10 개의 점진적인 FPGA 구현 마이크로아키텍처인 RV-IM100을 제시한다. RV-IM100 은 통제된 조건에서 datapath 너비를 RV32 에서 RV64 로, ISA 를 I 에서 IM 으로, 파이프라인 깊이를 5 단계에서 8 단계로 점진적으로 변화시킨다. I-to-IM 확장은 5-스탬 레벨에서 강하게 벤치마크 의존적인 효과를 발생시켰다: CoreMark Throughput 은 두 배 이상 증가했지만, Dhrystone Throughput 은 개선된 per-MHz 효율성에도 불구하고 미미하게 감소했다. RV32IM 구성 내에서, 타이밍 클로저 방법론과 파이프라인 깊이를 5 단계에서 8 단계로 심화하는 반복적인 접근법은 max frequency 를 43 MHz 에서 126 MHz 로 높였고, Dhrystone 와 CoreMark Throughput 을 각각 71% 증가시켰다. 그러나 per-MHz 효율성은 41% 감소했다. 6-to-7 스테이지 전이는 RV64 에서 주파수 증가에도 불구하고 Throughput 회귀를 초래하여 결과가 이용 가능한 주파수 여유에 의존함을 드러냈다. 크로스 너비 비교는 RV32 가 절대 Throughput 에서 RV64 를 능가했고, per-MHz 효율성은 벤치마크에 따라 달라졌다: DMIPS/MHz 에서 RV64 가 2.3% 우위를 보였으나, CoreMark/MHz 에서 RV32 가 4.6% 우위를 보였다. 8 단계에서 RV32 는 LUT 을 59%, FF 를 51%, DSP 를 80% 더 적게 필요로 하여 너비 확장의 리소스 비용이 modest 효율성 차이를 크게 초과함을 시사한다. 이러한 결과는 RISC-V 마이크로아키텍처 설계 공간 탐색에 대한 정량적 기준을 제공한다. 모든 RTL 소스 및 벤치마크 구성은 공개적으로 제공된다.