RAPID: DRAM에서 행 병렬 연산 처리를 위한 아키텍처

요약

본 논문은 데이터 이동 비용을 줄이기 위해 DRAM 내에서 직접 계산하는 PUM 아키텍처의 한계를 극복하고자 합니다. RAPID는 마이그레이션 셀과 인버전 셀이라는 두 가지 확장 기능을 DRAM 서브어레이에 추가하여, 기존 CPU와 호환되는 레이아웃을 유지하면서도 행 병렬 연산을 가능하게 하는 새로운 아키텍처를 제시합니다.

핵심 포인트

• RAPID는 DRAM 내에서 행 병렬 연산 처리를 구현하는 아키텍처입니다.
• 마이그레이션 셀과 인버전 셀로 DRAM 서브어레이의 기능을 확장했습니다.
• 데이터 레이아웃 변환 없이 높은 처리량과 낮은 지연 시간을 달성합니다.
• MLPerf 벤치마크에서 DDR4 PUM 대비 5.9배 향상된 성능을 입증했습니다.