현대적인 하드웨어 컴파일러는 RTL 코드를 생성하기 전에 최적화에 관련된 의미론을 보존하기 위해 풍부한 중간 표현 (IR) 을 점점 더 많이 의존하고 있습니다. 그러나 중요한 최적화 중 하나는 여전히 백엔드 도구로 미뤄져 있습니다: 파이프라인 최적화. 일반적인 RTL 흐름에서 레지스터는 프론트엔드 휴리스틱 또는 하드웨어 디자이너에 의해 삽입된 후, 디자인이 훨씬 낮은 수준의 네트리스트 표현으로 낮아진 후에 백엔드 리타이밍에 의해 조정됩니다. 그 때, 컴파일러 IR 에서 원래 노출되었던 많은 연산자 수준의 구조가 이미 약화되거나 손실되어 있어 전역적인 컴파일러 레벨의 파이프라인 최적화의 기회를 제한합니다. 이 논문은 CIRCT 에 인스턴트화된 하드웨어 컴파일러용 IR 레벨 파이프라인 최적화 프레임워크인 PipeRTL 을 제시합니다. PipeRTL 은 레지스터 재배치의 합법성을 IR 에서 명시하고, 학습된 타이밍 예측기를 사용하여 다운스트림 지연 동작을 근사하며, 타이밍 제약 조건 하에서 전역 최소 비용 흐름 문제로 타이밍 감지 레지스터 재배치를 공식화합니다. 상용 백엔드 합성 흐름 아래 오픈 소스 디자인에 대한 평가는 PipeRTL 이 평가된 벤치마크 전반에 걸쳐 다운스트림 구현 품질을 개선하고, 임계 경로 지연, 전력 및 영역을 줄이면서 동시에 백엔드 리타이밍을 위한 더 강력한 시작점을 제공합니다. 이러한 결과는 파이프라인 최적화를 명시적인 컴파일러 패스로 노출함으로써 후속 단계에 제시된 시퀀셜 구조와 결과적으로 다운스트림 구현 품질을 개선하여 백엔드 의미 있는 이득을 제공할 수 있음을 나타냅니다.