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병렬-순차 컴퓨팅 패턴을 가진 워크로드의 메모리 병목 현상을 해결하기 위한 MCHA 아키텍처를 제안합니다. 계층적 통신 전략과 새로운 프로그래밍 모델을 통해 데이터 전송 지연을 줄이고 메모리 대역폭 부담을 최소화합니다.
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원문 바로가기Multi-Agent Reinforcement Learning (MARL), 대규모 뉴로모픽 컴퓨팅 (neuromorphic computing), 그리고 확률적 그래픽 모델 (probabilistic graphical models)과 같은 신흥 워크로드들은 본질적으로 병렬-순차 (parallel-sequential) 컴퓨팅 패턴을 나타냅니다. 이러한 작업들은 높은 처리량 (throughput)을 달성하기 위해 대규모 병렬성을 요구하지만, 메인 메모리에 집중된 불규칙한 데이터 액세스 패턴으로 인해 심각한 병목 현상을 겪습니다. 결과적으로, 기존 아키텍처들은 이러한 워크로드를 실행할 때 근본적인 한계에 직면하며, 이는 주로 글로벌 버퍼 포화 및 메모리 제한 (memory-bound) 병목 현상으로 나타납니다. 이러한 과제를 해결하기 위해, 우리는 병렬-순차 실행에 최적화된 재구성 가능한 하드웨어 솔루션인 Memory-Centric Hierarchical Architecture (MCHA)를 제안합니다. MCHA는 코어 간 분산 데이터 라우팅을 용이하게 하는 계층적 통신 전략을 활용하여, 글로벌 메모리의 대역폭 (bandwidth) 부담을 크게 줄입니다. 하드웨어를 보완하기 위해, MCHA는 실행 파이프라인 내에서 데이터 전송 지연 (latency)을 효과적으로 숨기기 위해 이벤트 기반 조건부 트리거 (event-driven conditional triggers)를 사용하는 새로운 병렬-순차 프로그래밍 모델을 도입합니다. 우리는 MARL, 모터 변수 제어 (motor variable control), 그리고 마르코프 무작위장 (Markov random fields)을 포함한 다양한 병렬-순차 작업 세트를 통해 MCHA를 벤치마킹했습니다. 우리의 오픈 소스 사이클 정확도 시뮬레이터 (cycle-accurate simulator)를 통해 검증된 결과, MCHA는 MARL 워크로드에서 NVIDIA A100 GPU 대비 153.06$ imes$에서 2456.96$ imes$에 이르는 성능 향상을 보여주었으며, 다른 애플리케이션 도메인 전반에서 강력한 프로그래밍 유연성을 유지했습니다. 또한, 이 아키텍처는 메인 메모리 액세스를 96%에서 5.44%로 성공적으로 감소시켰습니다. 28 nm 공정으로 합성되었을 때, MCHA 구현체는 2.92mm$^2$의 면적을 차지하며 200 MHz에서 115.36 mW의 전력을 소비합니다. MCHA는 https://github.com/carabdis/MCHA 에서 오픈 소스로 제공됩니다.