현대 인공지능 워크로드를 위한 필드 프로그래머블 게이트 어레이 (FPGA) 기반 가속기 설계는 아키텍처 파라미터, 데이터플로우 전략, 메모리 계층을 포괄하는 광범위하고 복잡한 하드웨어 설계 공간을 탐색해야 하므로 시간이 많이 걸리고 자원이 많이 소요되는 과정입니다. SECDA 방법론은 시스템 C 시뮬레이션과 FPGA 실행을 통해 가속기의 하드웨어-소프트웨어 공동 설계를 신속하게 가능하게 하지만, 최적의 가속기 구성을 식별하기 위해서는 여전히 상당한 수동 노력과 도메인 전문성이 필요합니다. 본 작업은 FPGA 기반 가속기의 설계 공간 탐색 (DSE) 을 자동화하기 위해 SECDA 생태계에 대형 언어 모델 (LLMs) 을 통합하는 프레임워크인 SECDA-DSE 를 제시합니다. SECDA-DSE 는 가속기 구성을 생성하는 구조화된 DSE Explorer 와 리트리벌-Augmented Generation 및 체인-of-Thought 프롬프팅을 사용하여 추론에 기반한 탐색을 수행하는 LLM Stack, 그리고 지속적인 개선을 위한 강화 학습 (RL) 을 가능하게 하는 피드백 루프를 결합합니다. 우리는 Zynq-7000 FPGA 에서 합성 타이밍과 자원 제약 조건을 충족하는 생성된 가속기 설계에 대한 초기 고수준 합성 기반 평가 를 통해 SECDA-DSE 의 실행 가능성을 입증했습니다.