엣지 (On-edge) 머신러닝 (ML) 은 일반적으로 소형 모델의 지능을 극대화하면서 추론을 수행하기 위해 필요한 회로 크기와 전력을 축소하는 것을 목표로 합니다. 이러한 요구 사항을 충족하기 위해, 미분 논리 게이트 네트워크 (Differentiable Logic Gate Networks, LGN) 는 기존 이진 신경망에 비해 필요한 자원을 줄이면서 나노초 단위의 예측 속도를 달성했습니다. 그럼에도 불구하고, LGN 파라미터와 결과적인 하드웨어 합성 특성의 간극은 잘 규명되지 않았습니다. 따라서 본 논문은 FPGA (Field Programmable Gate Arrays) 에 합성된 LGN 의 깊이와 너비를 변화시킬 때 전력, 자원 활용, 추론 속도, 모델 정확도 간의 트레이드오프를 연구합니다. 결과는 LGN 의 마지막 층이 타이밍과 자원 사용량을 최소화하는 데 결정적인 역할을 함을 보여줍니다 (즉, 28% 감소). 이 층은 합성 연산의 논리 크기를 결정하기 때문입니다. 타이밍 및 라우팅 제약 조건 하에서, 마지막 층이 좁을 때 더 깊고 넓은 LGN 은 FPGA 에 합성할 수 있습니다. 또한, 특정 수의 Look Up Tables (LUT) 를 갖는 FPGA 를 위한 기본 LGN 아키텍처를 선택하는 데 도움이 되는 추가 트레이드오프가 제시됩니다.