IBM, 2027년 1분기 0.7nm 나노스택 공정 설계 키트 공개… AI 칩 소형화의 돌파구 될까

컴퓨팅 기업 IBM이 연산 및 메모리 칩의 성능을 크게 개선하기 위한 차세대 반도체 제조 기술 개발에서 중요한 진전을 이뤘습니다. IBM은 지난 6월 0.7nm '나노스택(Nanostack)' 반도체 제조 기술을 공개했으며, 해당 기술에 관심 있는 기업을 대상으로 2027년 1분기부터 공정 설계 키트(PDK)를 제공할 계획입니다.

  IBM, 0.7nm 기술 개발 진전… 반도체 업계의 본격적인 도입에 앞서 기술 검토 지원

    IBM의 0.7nm 기술은 현재의 반도체 제조 기술을 확장한 것입니다. 현재 양산 중인 공정 가운데 가장 앞선 기술은 2nm입니다. 이후 인텔과 TSMC 같은 제조사들은 18A, A16, A14 등의 공정으로 나아갈 계획입니다. 이들 공정은 마케팅 명칭에 옹스트롬(Å) 단위를 활용하며, 1nm는 10Å에 해당합니다.

    이와 관련해 IBM의 0.7nm 기술은 측정값을 기반으로 한 마케팅 명칭상 7Å에 해당하며, 트랜지스터 집적도와 성능, 전력 소비, SRAM 칩의 집적도 개선 측면에서 상당한 발전을 목표로 합니다.

    IBM은 발표를 통해 0.7nm 기술을 위한 공정 설계 키트(PDK)를 제공할 계획이라고 밝혔습니다. PDK는 엔비디아와 AMD 같은 반도체 기업이 자체 칩을 설계하는 데 필요한 도구와 자료를 포함합니다. 여기에는 설계 규칙 매뉴얼, 설계 규칙 검사(DRC) 도구, 그리고 케이던스(Cadence)와 시놉시스(Synopsys) 같은 기업의 전자설계자동화(EDA) 도구를 이용해 회로 레이아웃을 생성하는 스크립트 등이 포함됩니다.

    IBM은 7Å급 칩을 위한 나노스택 기술을 반도체 설계 기업들이 평가할 수 있도록 2027년 1분기에 PDK를 제공할 예정입니다. 나노스택 기술은 트랜지스터를 수직으로 적층한 뒤 서로 엇갈리도록 배치하는 방식입니다. 이를 통해 N형과 P형 트랜지스터를 더욱 효율적으로 최적화하는 것이 IBM의 목표입니다.

    반도체 제조에서 N형 트랜지스터(NMOS)는 전도에 필요한 자유전자가 존재하도록 실리콘에 특정 원소를 도핑해 만듭니다. 반면 P형 트랜지스터(PMOS)는 전자가 비어 있는 정공을 활용합니다. 두 트랜지스터는 각각 풀다운 네트워크와 풀업 네트워크를 구성하며, 함께 CMOS 회로를 이루어 칩의 논리 연산을 수행합니다.

    IBM은 나노스택 기술을 활용하면 N형과 P형 트랜지스터를 순차적으로 적층할 수 있어 공간을 절약하는 동시에 추가적인 최적화도 가능하다고 설명합니다. N형과 P형 트랜지스터는 서로 다른 원소를 실리콘에 도핑해 제작하기 때문에, 두 구조를 분리하면 새로운 소재를 적용하는 실험도 가능해집니다.

    메모리 칩 측면에서 7Å 기술은 SRAM의 면적을 40% 줄이는 효과를 목표로 합니다. 로직 칩은 2nm와 같은 미세 공정을 통해 트랜지스터 크기를 줄여 전력 효율과 성능을 개선할 수 있지만, SRAM은 게이트 길이가 3nm보다 작아지면 누설 전류와 전력 손실, 신호 전파 문제 등 다양한 기술적 난제에 직면합니다. 관련 연구 자료에서도 이러한 문제를 다루고 있습니다.

    특히 SRAM 내부의 회로가 미세해질수록 도핑 농도의 미세한 차이나 배선 표면의 거칠기 같은 작은 변수가 성능에 큰 영향을 미칩니다. 이 때문에 GPU를 비롯한 로직 칩은 공정 전환을 통해 크기를 줄여 왔지만, SRAM의 면적은 상대적으로 줄이기 어려웠습니다. 최근 AI 칩은 칩 내부 캐시를 위해 SRAM을 필요로 하며, 평면 구조의 SRAM이 전체 다이 면적에서 상당한 비중을 차지하는 경우가 많습니다.

    예를 들어 엔비디아 호퍼 H100 AI 칩의 다이 면적 분석에 따르면 SRAM은 전체 다이 면적의 약 10%를 차지하는 것으로 추정됩니다. 여기에 스트리밍 멀티프로세서(SM) 코어 내부의 L1 캐시까지 포함하면 비중은 약 12~15%로 늘어나며, 이는 고대역폭 메모리(HBM)가 차지하는 면적에 맞먹는 수준입니다.

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