IBM, 차세대 기술을 위한 1nm 미만 Nanostack 트랜지스터 기술 개요 발표

지난 10년 동안 무어의 법칙 (Moore’s Law)의 종말에 대해 수많은 논의가 이루어져 왔습니다. 무엇을 단순한 속도 저하가 아닌 '종말'로 정의하느냐에 대해서는 입장이 다를 수 있지만, 실리콘 리소그래피 (silicon lithography) 발전의 전반적인 속도가 둔화되고 있다는 사실은 부정할 수 없습니다. 2년마다 트랜지스터를 50%씩 축소할 수 있었던 거의 50년의 기간과 비교했을 때, 이번 10년 동안의 변화 속도는 5년 주기에 더 가까워졌으며, SRAM 및 아날로그 로직 (analog logic)과 같은 일부 설계의 경우 상황은 더욱 악화되었습니다.

희망적인 부분(또는 실리콘의 희망?)은 발전 속도가 둔화되는 동안, 트랜지스터를 계속 축소하기 위한 새로운 방법에 대한 연구가 그에 대응하여 급증했다는 점입니다. 업계 전반의 연구 팀들은 칩에 점점 더 많은 트랜지스터를 채워 넣는 오랜 과정을 지속하기 위해, 트랜지스터를 구축하는 새로운 방법과 이를 제작할 재료를 발견하기 위해 노력하고 있습니다.

이를 위해, 오늘 IBM Research는 향후 10년 동안 업계를 이끌어갈 차세대 트랜지스터 설계를 개발했다고 공개적으로 발표했으며, 이를 Nanostack이라고 부릅니다. 1nm 미만의 기하학적 구조, 특히 7Å (7 Angstrom) 세대를 목표로 하는 IBM Research는 이 기술이 트랜지스터 축소를 지속하는 측면에서 단순히 횃불을 이어받는 것에 그치지 않고, Nanostack 트랜지스터가 최소 10년 동안 팹 노드 (fab node) 기술의 기반이 될 것이라고 믿고 있습니다.

이 기술의 핵심 측면은 웨이퍼 적층 (wafer stacking)의 사용이며, 이것이 이름에 '스택 (stack)'이 포함된 이유입니다. 완전한 로직 회로의 일부를 서로 위에 쌓아 수직 방향으로 구축함으로써, IBM은 이 기술이 더 작은 회로를 안정적으로 제조할 수 있는 능력을 열어줄 뿐만 아니라, 적층을 더 많은 레이어로 확장하여 훨씬 더 높은 트랜지스터 밀도를 달 수 있을 것이라고 믿습니다.

트랜지스터 스케일링 (Transistor Scaling) 및 현재 실리콘 리소그래피 상태에 대한 간략한 입문

IBM의 발표 핵심 내용으로 들어가기에 앞서, IBM의 접근 방식이 현재 세대의 기술과 어떻게 다른지 설명하기 위해 현재 실리콘 리소그래피 (Silicon Lithography)의 상태를 개괄하는 것이 도움이 될 것입니다.

현재 3대 칩 파운드리(Fab)인 TSMC, Intel, Samsung은 모두 FinFET 트랜지스터에서 Gate All Around (GAAFET) 트랜지스터로 전환하는 과정에 있습니다. 이는 수년간 준비되어 온 과정으로, 2012년 Intel이 사용하기 시작한 이후 업계와 함께해 온 FinFET 트랜지스터가 성능 향상을 위한 여유 공간(Headroom)이 거의 고갈되었기 때문입니다. FinFET 트랜지스터는 기존의 평면형 (Planar) 트랜지스터가 더 미세한 공정 노드에서 겪었던 전자 누설 (Electron Leakage) 문제에 매우 효과적인 해결책이었으나, 현대의 공정 노드는 이제 FinFET조차 이를 제어할 수 없을 만큼 작아졌습니다.

따라서 오늘날의 누설 문제에 대한 해결책은 GAAFET 트랜지스터를 통해 실현되고 있습니다. 사실상 FinFET 개념의 확장인 GAAFET 트랜지스터는 트랜지스터의 에너지가 흐르는 통로인 채널 (Channel) 전체를 게이트 (Gate, 트랜지스터의 온/오프를 제어하는 부분)로 둘러쌉니다. 게이트로 채널을 완전히 둘러쌈으로써, 핀 (Fin)의 바닥을 통해 전자가 누설되는 것을 차단하여 누설을 다시 한번 줄여줍니다. 기술을 더욱 향식하기 위해, 각 트랜지스터는 실제로 여러 개의 시트 (Sheets) 형태로 배치된 다중 채널을 사용합니다. 이 시트들은 그 두께 때문에 흔히 나노시트 (Nanosheets)라고 불리며, 이는 IBM이 자사의 GAAFET 트랜지스터 기술을 통칭할 때 사용하는 명칭이기도 합니다.

하지만 GAAFET 공정 노드가 최근 몇 년 사이에 막 대량 생산 (High Volume Manufacturing) 단계에 도달했음에도 불구하고 (Samsung의 SF3E, Intel의 18A, TSMC의 N2), FinFET과 마찬가지로 확장성 (Scalability) 측면에서 한계가 있을 것으로 예상됩니다. 더 작은 트랜지스터를 만들려면 더 얇고 짧은 시트가 필요하며, 이러한 시트가 얇아짐에 따라 결국 다시 한번 누설을 제어하는 데 어려움을 겪게 될 것입니다.

GAAFET (Gate-All-Around FET)가 정확히 얼마나 지속될지는 현 시점에서 결정적으로 판단되지 않았습니다. 특히 특정 트랜지스터 크기에서 가능성이 불가능으로 급격히 전환된다고 말하는 것은 결코 간단한 문제가 아니기 때문입니다. 하지만 차세대 나노 전자 공학(nanoelectronics)의 근간이 되는 기초 연구를 수행하는 비영리 독립 연구 기관인 Imec이 내놓은 현재의 가장 유력한 추측에 따르면, GAAFET은 2030년대 초중반에 그 수명을 다할 것으로 보입니다. 이는 GAAFET이 최첨단 공정 노드(process nodes)에서 사용하기에 적합한 기간이 앞으로 약 5~7년 정도밖에 남지 않았음을 의미합니다. 그리고 이처럼 짧은 타임라인을 고려할 때, 연구 기관들이 다음 10년 내에 상업적 생산이 가능하도록 GAAFET의 후속 기술을 이미 개선하고 있어야 한다는 것을 뜻합니다.