최근 대규모 언어 모델 (LLMs)은 레지스터 전송 레벨 (Register Transfer Level, RTL) 하드웨어 설계 코드 생성을 통해 큰 주목을 받고 있습니다. LLMs는 다양한 아키텍처 구현 방식을 신속하게 제안할 수 있다는 장점 덕분입니다.

하지만 기존의 단일 샷(single-shot) 방식으로는 기능적으로 정확하면서도 전력 효율성이 높은 디자인을 일관되게 생성하는 데 어려움이 있었습니다. 이러한 한계를 극복하기 위해, 본 논문은 HYPERHEURIST라는 시뮬레이티드 어닐링 (Simulated Annealing, SA) 기반의 제어 프레임워크를 제안합니다.

HYPERHEURIST는 LLM이 생성한 RTL 코드를 최종 설계 결과물로 간주하기보다, 최적화를 위한 **중간 후보군(intermediate candidates)**으로 취급하는 것이 핵심입니다. 이 시스템은 단순히 기능적 정확성만을 목표로 하는 것을 넘어, 하드웨어 설계의 핵심 지표인 PPA (Power-Performance-Area) 최적화까지 포괄적으로 다룹니다.

HYPERHEURIST의 작동 방식은 단계적인(staged) 접근 방식을 취합니다. 첫 번째 단계에서는 LLM이 생성한 RTL 후보군을 컴파일, 구조 검사(structural checks), 그리고 시뮬레이션을 통해 필터링하여 기능적으로 유효한 디자인만을 식별해냅니다. 이 과정을 거치지 않은 코드는 다음 단계로 넘어가지 않습니다.

두 번째 단계인 PPA 최적화는 이미 1단계의 검증을 통과하여 기능성이 확보된 RTL 디자인에만 제한적으로 적용됩니다. 이러한 체계적인 접근 방식은 LLM이 생성한 코드의 신뢰도를 극대화하며, 하드웨어 설계 과정에서 필수적인 안정성과 재현성(repeatable optimization behavior)을 크게 향상시킵니다.

실제로 이 프레임워크는 8개의 RTL 벤치마크를 통해 평가되었으며, 기존의 단일 패스 LLM 생성 방식과 비교했을 때 훨씬 더 안정적이고 예측 가능한 최적화 결과를 보여주었습니다. 이는 LLMs가 하드웨어 설계 분야에서 실질적인 제어 및 검증 시스템과 결합될 때 큰 시너지를 낼 수 있음을 의미합니다.