지수 함수 (exponential) 및 시그모이드 (sigmoid)와 같은 비선형 함수는 AI 및 LLM 가속화에 필수적이지만, 이를 FPGA 상에서 효율적으로 구현하는 것은 여전히 비용이 많이 듭니다. 본 논문은 유연성을 유지하면서 하드웨어 비용을 줄이기 위해 부분 재구성 (partial reconfiguration)에 기반한 PWL (Piecewise Linear) 보간 프레임워크를 제안합니다. 이 아키텍처는 설계를 통신 및 제어를 위한 정적 영역 (static region)과 서로 다른 보간 모듈을 동적으로 로드할 수 있는 재구성 가능 영역 (reconfigurable region)으로 분리합니다. FP16 및 FP32 산술 연산을 사용하여 지수 함수와 시그모이드 함수에 대한 균등 (uniform) 및 비균등 (non-uniform) 세분화 (segmentation) 전략을 평가했습니다. 결과에 따르면 비균등 세분화는 곡률이 높은 영역에서 정확도를 향상시킬 수 있는 반면, 균등 세분화는 더 낮은 하드웨어 오버헤드를 제공합니다. 시스템 수준에서 재구성 가능한 구현은 두 연산자를 모두 포함하는 정적 설계와 비교했을 때, 예측 가능한 재구성 지연 시간 (reconfiguration latency)을 유지하면서도 LUT는 최대 43%, 플립플롭 (flip-flops), BRAM 및 DSP 셀은 50%까지 줄이는 상당한 면적 절감을 달성했습니다. 이러한 결과는 부분 재구성이 LLM 워크로드를 위한 비선형 함수의 FPGA 기반 가속에서 면적-지연 시간 트레이드오프 (area-latency trade-offs)를 탐색하기 위한 실용적인 접근 방식임을 보여줍니다.