FPGA의 부분 재구성 (Partial Reconfiguration)을 이용한 LLM용 비선형 함수 보간 (Interpolation)

요약

FPGA의 부분 재구성(Partial Reconfiguration)을 활용하여 LLM 가속에 필수적인 비선형 함수를 효율적으로 구현하는 PWL 보간 프레임워크를 제안합니다. 이 방식은 하드웨어 면적을 크게 절감하면서도 유연한 연산 지원이 가능함을 입증했습니다.

핵심 포인트

• 부분 재구성을 통해 정적 영역과 재구성 가능 영역을 분리하여 설계
• 비균등 세분화 전략을 통해 곡률이 높은 영역의 정확도 향상
• 기존 정적 설계 대비 LUT 최대 43%, DSP/BRAM 등 최대 50% 면적 절감
• 예측 가능한 재구성 지연 시간을 유지하며 면적-지연 시간 트레이드오프 최적화