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FPGA 상에서 초음파 빔포밍을 위한 새로운 MSDF(최상위 자릿수 우선) 가산기 트리 아키텍처를 제안합니다. 기존 방식 대비 LUT 사용량을 2.5배 줄이고 동적 전력을 23% 절감하며, 런타임 시 동적 정밀도 조절이 가능합니다.
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원문 바로가기가산기 트리(Adder trees)는 지연-합산 (delay-and-sum, DAS) 초음파 빔포밍 (beamforming)의 계산적 중추이며, 이들의 구현 방식은 실시간 영상 처리 파이프라인의 에너지, 처리량(throughput), 그리고 면적을 직접적으로 결정합니다. 기존의 병렬 가산기 트리는 모든 샘플에 대해 전정밀도 조합 논리 축약(full-precision combinational reduction)을 수행하며, 이는 넓은 임계 경로(critical paths), 높은 LUT 소비, 그리고 소형 FPGA 장치에서의 타이밍 실패(timing failures)로 이어집니다. 본 논문은 좌측-우측 (left-to-right, LR) 또는 최상위 자릿수 우선 (most significant digit first, MSDF) 산술에 기반한 대안적인 가산기 트리 아키텍처를 제시합니다. 우리는 제안된 방식과 기존의 가산기 트리를 Xilinx Zynq XC7Z010 FPGA에 구현하고, 64채널 초음파 데이터셋의 DAS 빔포밍에 대해 이를 평가합니다. 제안된 설계는 가장 작은 기존 트리보다 2.5배 적은 LUT를 사용하며, 타이밍 제약 조건을 성공적으로 충족하고, 가장 효율적인 기존 베이스라인보다 동적 전력(dynamic power)을 23% 적게 소비합니다. 제안된 MSDF 가산기 트리의 핵심 장점은 전정밀도 계산이 완료될 때까지 기다리지 않고도 고품질의 빔포밍된 영상을 생성할 수 있다는 점입니다. 이는 원하는 사이클 수만큼 계산 클록을 멈추는 것만으로 정밀도 선택이 가능하기 때문에, 무시할 수 있는 수준의 제어 오버헤드로 런타임 시 동적 정밀도(dynamic precision)를 자연스럽게 구현할 수 있게 합니다. 이러한 품질-에너지 확장성(quality--energy scalability)은 기존의 고정 사이클 가산기 트리에서는 근본적으로 불가능합니다. 동일 면적 복제(Iso-area replication)를 통해 XC7Z010에서 최대 15개의 병렬 인스턴스를 구현할 수 있으며, 이를 통해 기존 최적 설계보다 80% 더 높은 처리량을 가진 67 FPS를 달성합니다.