Video: CXMT 현 상황 완벽 정리. 삼성은 이미 17년 전 만들었다는... 4F², CXMT 진짜 양산 가능한가 | 2년 앞서 양산하는 4F² D램, 속사정
Channel: 안될공학 - IT 테크 신기술
Duration: 28m 51s
Source: subtitle (auto, ko)
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네, 여러분 안녕하세요. 패치입니다. 지난 영상에서 중국 CXMT가 삼성보다 2년 먼저 4F 스qu어 디램을 내놓겠다고 발표를 한 소식을 다뤘었죠. 그런데 이제 많은 분들이 궁금해하십니다. 어, 4F 스스웨어가 그렇게 좋은 기술인가요? 그렇다면 삼성이랑 하이닉스는 왜 아직 양산을 하고 있지 않는 거죠? 중국은 정말 이걸 만들 수 있는 건가요? 네. 궁금하신 분들이 많으신데요. 여기서 하나 짓고 넘어가야 될 흥미로운 사실은요. 삼성전자는 이미 2009년에 4이프 스퀘어 디램을 만들었습니다. 이게 단순히 아이디어만 발표를 한게 아니라 수직 채널 트랜지스터를 이용을 해 가지고 실제로 작동을 하는 디램 테스트 칩까지 구현을 했었죠. 이게 여러분 무려 17년 전의 일입니다. 그런데 지금도 4F 스퀘어는 차세대 DM 기술로 거론이 되고 있어요. 삼성의 본격적인 양산 목표로 보도가 된 시점도 2028년이고요. 어, 근데 17년이나 지났는데 오래 전에 구현했던 기술을 왜 아직도 양산을 하지 않고 있는 걸까요? 그리고 CXMT는 그러면 그동안 삼성이랑 하이닉스가 해결하지 못했던 문제를 정말 풀어낸 걸까요?
제 판단을 조심스럽게 말씀을 드리자면 CXMT가 빠른 시 안에 4F 스Q어로 삼성이랑 하이닉스를 이길 수 있다. 그러니까 어 이길 수 있다는 말은 무슨 뜻이냐면 높은 수열이랑 낮은 원가를 확보할 수 있느냐 그거는 쉽지 않아 보입니다. 하지만 중국이이 기술을 실제 제품으로 만들 수 있느냐 이거는 또 다른 얘기거든요. 왜냐하면 이미 관련된 연구랑 제조 기반을 쌓아왔기 때문에 충분히 주목을 할 만한 도전이에요. 그래서 이번에는 4F스가 왜 그렇게 어려운 기술인지 그리고 실제로 CXMT가 어떤 방법으로이 문제를 풀려고 했는지를 하나씩 좀 기술적으로 살펴보려고 합니다. 먼저 트랜지스터를 이렇게 수직으로 세우면 어떤 문제가 생기는지부터 한번 볼게요. 지난 영상에서 제가 디램은 카페시터의 전화를 저장을 하고 트랜지스터가 스위치 역할을 하면서 이제 데이터를 읽고 쓴다고 설명을 해 드렸죠. 기존 디램에는 전류가 흐르는 통로가 이렇게 주로 기판을 따라 가지고 놓여 있는데요. 4F 스Q를 구현하는 대표적인 방법은이 통로를 눕혀 놓는게 아니라 수직으로 세우는 겁니다.
아래쪽에는 비트라인을 놓고요. 그 위에 트랜지스터를 세운 다음에 꼭대기에다가 커패시터를 연결을 하는 거죠. 이렇게 하면 회로를 미세화해서 크기를 줄이는 거랑 별개로 셀의 위치랑 구조를 바꿔 가지고 같은 면적에다가 더 많은 셀을 촘촘히 넣을 수가 있어요. 그런데 이렇게 하면 공간을 아끼는 대신에 새로운 문제가 또 생깁니다. 그게 뭐냐면 전화가 세어나가지 않도록 트랜지스터를 제어하기가 더 까다로워진다는 거예요. 대표적인 원인 중에 하나가 플러팅 바디 효과인데요. 기존 트랜지스터에서는 기판이랑 전기적으로 연결돼 있던 부분이 수직 구조에서 이제 주변과 분리가 되겠죠. 그렇게 되면 전기적으로 둥둥 떠 있는 상태가 될 수 있는데요. 이때 문제가 실리콘 기둥 안에 전화가 쌓이게 되면 트랜지스터가 켜지는 전압이 달라질 수가 있는 거예요. 그러면 같은 전압을 저도 스위치가 예상이랑은 다르게 반응을 할 수 있다는 거죠. 여기에다가 기들이라고 부르는 GIDL, 그러니까 게이트 유도 드레인 뉴설 전류라는 문제도 있는데요.
게이트랑 드레인 주변에 강한 전기장이 만들어지게 되면 스위치를 꺼 놓은 상태에서도 우리가 원하지 않는 전류가 흐를 수가 있습니다. 그럼 특히이 과정에서 만들어진 전화가 실리콘 기둥 내부 이렇게 쌓이게 되면 플로팅 바디 문제까지 더 악화시킬 수가 있죠. 이게 디램에서는 진짜 치명적일 수가 있어요, 여러분. 왜냐면 카페에다 전화를 저장해 놓고 기억을 하라고 했는데 스위치를 꺼도 전화가 줄줄 세어나가면 데이터를 오래 보관하기가 어렵잖아요. 자, 그렇다면이 문제를 도대체 어떻게 해결할 수 있을까요? 여기에서 바로 CXMT가 연구를 한 구조가 등장을 하는데요. CXMT는 2023년에 IDM에서 정션리스 GAA 수직 채널 트랜지스터를 발표를 했습니다. 네. 이름이 좀 긴데요. 두 가지 기술이 결합된 구조라고 보시면 돼요. 일단은 먼저 GAA는 게이트 all around라고 해 가지고 게이트가 전류 흐르는 실리콘 기둥을 4방에서 감싸는 방식이에요. 이러면 이제 한쪽에서만 제어를 하는 것보다는 채널을 더 강하게 제어를 할 수가 있겠죠.
여기에다가 정션리스라는 방식을 적용을 했는데요. 정리스가 뭐냐면 그니까 정이 없다는 뜻이에요. 리스 없어요. 일반적인 트랜지스터는 전류가 들어오고 나가는 부분이랑 가운데 통로의 불순물 농도를 다르게 만들어 가지고 이렇게 경계를 형성을 하는데요. 정션리스는 이런 접합 부분을 없애고 게이트 전압으로 통로 안에 전화를 제어를 하는 방식입니다. 이게 CXMT가 뭘 노린 거냐면 이렇게 해서 수직 트랜지스터에서 문제가 되는 그 플로팅 바디 효과랑 누설 전류를 줄이려고 한 거예요. 그리고 실제로이 구조랑 컴퓨터를 결합한 4F스코어셀을 제작을 했죠. 논문에서 발표한 내용을 보면 켜짐 전류랑 꺼짐 전류의 비율이 무려 10억 이상입니다. 그러니까 스위치를 켰을 때랑 껐을 때 전류가 확실하게 구분이 된다는 의미죠. 그런데 CXMT도 여기서 아직 이제 해결해야 될 문제가 좀 있어요. 그게 뭐냐면 스위치를 껐을 때 전류가 적게 흐르는 건 좋아요. 거기까진 좋은데 켰을 때 흐르는 전류 자체가 충분히 크지 않았다는 거거든요. 디램은 데이터를 보관을 할 때는 전화가 세지 않아야 되지만 읽고 쓸 때는 또 전화를 빠르게 이동을 시켜야 돼요.
그러니까 수득지가 완벽하게 꽉 잠기는 건 좋은데 정작 이렇게 물을 틀었을 때 쫄쫄쫄쫄쫄 그렇게 나오기만 해서는 좀 곤란한 거죠. 결국은 누설 전류를 낮추면서도 충분한 구동 전류를 확보하는게 다음 과제가 됩니다. 그런데 구동 전류를 충분히 확보를 하더라도 실제 양상까지 가려면 또 하나의 큰 장벽을 넘어야 하는데요. 그게 뭐냐? 바로 수많은 셀의 특성을 균일하게 만드는 거예요. 이거 중요하죠. 균일하게. CXMT는 2023년 연구에서 정리스 수직 트랜지스터랑 캐시터를 결합한 4F 스코어 구조를 구현을 했고요. 8G비트급 메모리 어레이 하기 위한 구조도 제시를 했습니다. 그치만 이런 구조를 구현하는 것이라 실제 공장에서 수십억의 셀이 안정적으로 작동하는 디램을 높은 수로 생산을 하는 거는 다른 문제예요, 여러분. 그냥 수율 말고 높은 수율인데 그럼 이제 궁금하시죠? 그 높다는게 어느 정도냐? 높다는 거는 추가된 공정 비용을 감당을 하고 그다음에 기존 디램이랑 원가 경쟁을 할 수 있을 정도의 수율은 대야한다는 말이에요.
예를 들어서 대부분의 셀이 이제 전화를 충분히 오래 보관하는데 일부 몇 개 셀만 유난히 빨리 전화를 잃는다고 해 볼게요. 어 이것처럼 이렇게 전체 특성 분포에서 유난히 나쁜 값을 보이는 부분을 테일이라고 하는데요. 내 끝에 달랑달랑 달려 있는 꼬리 같은 거죠. 실리콘 기둥의 폭이라든가 게이트 저렴막 두께가 조금씩만 달라져도 이런 셀들이 발생을 할 수 있는 거예요. 그러면 디램에서는 평균적인 특성이 아무리 좋아도 이렇게 전화를 유난히 빨리 잃는 셀이 많아지면 제품의 데이터 보존 특성이랑 수율에 큰 영향을 줄 수가 있거든요. 그렇게 본다면 CXMT가 4F스코어의 구조를 구현을 하는데 필요한 기술적 기반을 보여 준 건 분명한 성가입니다. 그건 맞아요. 그렇지만이 구조를 수십억의 셀에 균일하게 구현을 하고 또 충분한 구동 전류랑 데이터 보존 특성을 확보를 하면서 높은 수로 양산을 할 수 있느냐 요거는 아직 검증이 필요한 단계인 거죠. 그리고 여기에서 또 다른 난간이 남아 있는데 전화를 오래 보관하는 것도 중요하지만 그 전화를 정확하게 읽어내는 것도 되게 중요하거든요.
전화가 남아 있어도 데이터를 잘못 읽으면 안 되는 거예요. 디램은 비트라인이라는 배선을 통해 가지고 데이터를 읽고 쓰는데요. 커패시터에 저장된 전화가 비트라인에 만들어내는 아주 작은 전화 변화를 감질해서 이게 0인지 1인지 판단을 하는 거죠. 그런데 4 스퀘어에서는 셀이 어떻게 배치가 되어 있어요? 되게 촘촘하게 탁탁탁 배치가 되어 있잖아요. 그렇게 되면서 비트라인 사이의 간격도 좁아지게 됩니다. 전기선 두 개가 가까워지면 한쪽에 전압 변화가 그 옆에 배선에도 영향을 줄 수 있는데요. 그러니까 전기적인 커플링이 발생을 하는 거죠. 근데 문제는 디램에서 읽어야 하는 신호 자체가 굉장히 작아요. 그렇게 되면 옆배선에서 넘어온 간섭이 실제의 데이터 신호를 방해하게 되면이 데이터를 읽는 회로가 이게 0인지 1인지 이거를 잘못 판단을 할 수가 있는 거죠. 카페시터에 전화가 제대로 남아 있는데 정당 읽는 과정에서 오류가 발생해 버리는 겁니다.데 SK 하이닉스가 한 연구를 좀 보면요. 비트라인뿐만이 아니라 트랜지스터에서도 발생을 하는 간섭을 함께해 봤어요.
여기에서 백게이트라는 구조를 적용을 했는데요. 앞에서 설명한 게이트 말고도 트랜지스터의 반대쪽에서도 전기적인 특성을 조절할 수 있도록 만든 겁니다. 이렇게 하면 좋은게 뭐냐면 옆에 있는 그 워드라인의 전압 변화가 트랜지스터에 미치는 영향을 좀 줄일 수가 있죠. 근데 재밌는 건 간섭을 줄이는 기술을 추가를 했다고 해 가지고 모든 특성이 좋아지는 건 또 아니라는 거예요. 실제로이 연구에서도 백게이트를 적용을 했을 때 트랜지스터가 켜진 상태 전류가 좀 줄어들거나 뭐 이런 식으로 다른 특성에서는 좀 불리한 점들이 나타났습니다. 이게 앞에서 CXMT의 정신리스 구조를 설명할 때랑 좀 비슷한 문젠인데요. 단섭을 줄이고 전화가 세는 걸 막으면서도 또 데이터를 빠르게 읽고 쓸 수 있을만큼 충분한 전류를 확보를 해야 하는 거예요. 그러니까 4F 스스가 단순히 그냥 트랜지스터를 수직으로 세우고 뭐 셀을 촘촘하게 배치를 한다고 끝는 기술이 아닌 거예요. 트랜지스터를 껐을 때는 전류가 세지 않아야 되고 켰을 때는 또 충분한 전류가 팍팍 흘러야 되죠.
그리고 또 그 작은 신호를 옆배선에 간섭 없이 정확하게 읽어야 되고요. 네. 문제가 좀 복잡해 보이죠? 그런데 요거는 세발의 피해요. 왜냐면 이건 어디까지나 그냥 전기적으로 어떤 구조를 만들어야 하는지에 대한 이야기고요. 실제로 또 이제 이거를 웨이퍼 위에 만들어 보면 예상하지 못했던 또 다른 문제가 발생을 합니다. 전기상의 문제가 아니라 요번에는 또 제조상의 문제인 거죠. CXMT가 공개한 연구 결과에서 그 사례를 좀 확인해 볼 수 있는데요. CXMT는 2023년에 수직 트랜지스터 연구에서 비트라인을 만드는 방법을 여러 가지로 검토를 해 봤어요. 비트라인은 전기 신호가 오가는 배선이니까 일단 저항이 낮을수록 유리하겠죠. 왜냐면 저항이 높으면 신호가 전달되는 과정에서 이제 전압 손실이 발생을 하거나 아니면 신호가 안정되는 시간이 길어질 수가 있거든요. 그래서 CXMT는 저항이 낮은 금속으로 비트라인을 만드는 방법을 시험을 해 봤는데요. 근데 실제로 만들어 보니까 문제가 발생을 한게 금속을 필요한 부분에만 남기고 나머지는 이렇게 좀 잘 깎아내야 되는데 가공하는 과정에서 일부가 완전히 제거되지 않고 남은 거예요.
자, 요걸 보여 드릴게요. 여기 보시는게 CXMT가 논문에 공개한 실제 전자 현미경 사진인데요. 이렇게 남아 있는 금속 때문에 비트라인이랑 워드라인 사이에 원하지 않은 전류가 흘러 버리는 그런 현상이 나타났습니다. 배선 저항을 낮춰 가지고 성능을 좋게 하려고 금속을 사용을 했는데 정작도 그 금속을 제대로 제거하지 못해 가지고 오히려 새로운 누설 전류 문제가 생긴 거죠. 그래서 CXMT는 또 다른 방법도 검토를 해 봤습니다. 금속 대신에 실리콘에다가 불순물을 주입을 해서 비트라인을 만드는 방식인데요. 어 이렇게 하면 금속을 깎아내는 과정에서 생기는 문제를 피하기는 좋죠. 하지만 이번에는 또 문제가 뭐냐면 배선의 저항이 높아지는 문제가 있었습니다. 실제로 CXMT 연구지는 불순물을 얼마나 많이 또 어떤 조건으로 주입하느냐에 따라 가지고 크게 달라진다는 점을 확인을 했는데요. 어떤 재료를 선택하느냐에 따라서 얻는 이점이랑 또 해결해야 되는 문제가 달라지는 거죠. 금속을 쓰면 저항을 낮추기는 쉽지만 누설 전류가 문제가 되고 대신에 불순물을 주입을 하면 제조상의 위험은 줄일 수가 있지만 저항을 낮추기 위한 공정 최적화가 필요해지는 거고요.
여기에서 중요한 건 두 방법 중에 하나를 고른다고 해서 모든 문제가 해결되는게 아니라는 점입니다. 수직 트랜지스터 아래에는 비트라인이 있고요. 위에는 커패시터가 연결이 되어 있죠.이 이 구조들을 따로따로 잘 만드는 것도 중요한데 실제로는이 하나의 제조 공정 안에서 모두 완성을 해야 되거든요. 예를 들어 가지고 커페스터를 만들기 위해서 재료를 쌓고 열처리를 하는 과정에서 이미 만들어 놓은 트랜지스터의 특성이 달라지거나 아니면 금속 배선이랑 연결하는 그런 접점의 문제가 생길 수도 있겠죠. 실제로 최근에는 삼성의 수직 트랜지스터, 그러니까 흔히 VCT라고 부르는 기술에서도 이런 문제를 개선하려는 연구가 보도가 됐습니다. 비트라인 위에다가 보호막을 만들어 가지고 배선의 산하를 줄이고요. 전류가 더 잘 흐르도록 하는 그런 기술인데요. 수직으로 세우는 구조를 구현을 한 다음에도이 배선이랑 접점을 어떻게 보호를 하고 저항을 또 어떻게 낮출지까지 계속 다듬어야 되는 거예요. 반대로 또 트랜지스터에 맞춰 가지고 공정 온도를 낮춰 버리거나 순서를 바꾸면 카페를 만드는데 불리해질 수도 있겠죠.
어떤 공정을 먼저 진행을 할지 또 온도를 얼마나 높이고 얼마나 오래 유지를 할지까지 다 함께 고려를 해야 하는 겁니다. 각 구조가 견딜 수 있는 온도랑 시간에는 한계가 있기 때문에 서로 영향을 주지 않는 그런 허용 범위를 찾아 가지고 전체 공정을 설계를 할 수밖에 없는 거죠. 여기에 재료 사이에 응력 문제도 있는데요. 반도체는 여러 가지 재료를 쌓고 가열한 뒤에 다시 시키는 과정을 반복을 하죠. 그래서 재료마다 열을 받았을 때 팽창하는 정도가 다르니까 내부에 좀 힘이 남아 있을 수가 있거든요. 이것 때문에 아주 가느다한 실리콘 기둥이 변형이 되거나 아니면 주변 그 절염과의 경계에 결함이 생겨 버리면 트랜지스터의 전기적인 특성까지 달라질 수가 있겠죠. 그리고 심지어 더 까다로운 건 이런 결함이 눈에 잘 보이지 않는 구조 안쪽에 숨어 있을 수 있다는 겁니다. 겉으로 보기에 웨이퍼 표면은 멀쩡해 보이는데 안에는 내부의 그 접점이 제대로 연결이 되지 않았거나 아니면 절염막 사이에 아주 미세한 빈틈이 생겼을 수도 있거든요.
그렇다고 해가지고 수십억의 셀을 일일이 다 하나하나씩 잘라 가지고 확인해 볼 수는 없겠죠. 결국은 그냥 일부 구조를 정밀하게 분석을 하고 전기적인 검사 결과랑 비교를 하면서 어떤 공정에서 문제가 발생했는지 찾아내야 하는데 그다음에는 이제 공정 조건을 조정을 해서 다시 만들고 또 검증하는 과정을 반복을 해야 하고요. 제가 앞에서 말한 그 셀간의 특성 편차도 이런 제조 과정이라 연결이 되는 겁니다. 똑같이 설계한 트랜지스터라도 실제로 만들어진 기둥의 모양이라든가 절염막 그리고 접점 상태가 조금씩 다르면 동작 특성이 달라질 수가 있겠죠. 결국 4F 스웨어의 진짜 어려운 점은 그냥 트랜지스터를 수직으로 세우는 데서 끝나는게 아니에요. 그 위에다가 캐패시터를 연결을 하고 아래에는 배선을 만들면서 또 수십억의 셀이 안정적으로 균일하게 동작하도록 전체 공정을 맞춰야 하는 겁니다. 아까 얘기한 그 CXMT의 금속 잔류물 살해도 이런 제조상의 어려움을 잘 보여 주는데요. 물론 이런 문제가 CXMT의 어떤 뭐 양산 제품에서 모두 발생을 했다 이렇게 확인이 된 건 아닙니다.
다만 새로운 구조를 실제 제품에 적용을 할 때 해결을 해야 되는 그런 제조상의 난관을 보여주는 사례라서 말씀을 드린 겁니다. 자, 그렇다면 여러분이 진짜 궁금해하실 만한 부분. CXMT의 제조 기술은 현재 어느 수준까지 올라왔을까요? 그러니까 실제로 얼마나 잘 만들고 있느냐 이게 궁금하신 거겠죠. 지난 9월에 CXMT는 5세대 D램 공정인 G5의 양산을 공식 발표를 했는데요. 여기에서 우리가 좀 눈여겨 볼 수치가 몇 가지 있습니다. 먼저 메모리 셀의 활성 영역에서 하스피치. 그러니까 반복되는 패턴 간격의 절반을 11.95nm까지 95n까지 줄였다고 밝혔는데요. 이거를 위해서 CXMT는 SAQP라는 기술을 사용을 했어요. 이게 뭐냐면 반도체는 웨이퍼의 아주 미세한 회로 문의를 만들어야 되잖아요. SAQP는 한 번에 원하는 간격의 선을 그리는 대신에 먼저 만든 패턴을 여러 차례를 가공을 해 가지고 훨씬 촘촘한 무늬를 만드는 그런 기술입니다. 그리고 카페시터의 높이랑 폭의 비율도 45대 1까지 구현을 했다고 하는데요.
어 그러니까 폭이 1이라면 높이가 45인 그런 구조죠. 디램은 셀 면적을 줄이더라도 충분한 전화를 저장을 해야 되니까 이렇게 커패시터를 높고 가늘게 만드는 기술이 필요하죠. 그런데 높아질수록 안쪽까지 재료를 균일하게 입히기가 어렵고 또 구조가 이렇게 휘거나 서로 붙는 문제도 관리를 해야죠. 여기에 CXMT는 하이케 메탈 게이트라는 기술도 적용을 했다고 밝혔는데요. 이게 뭐냐면 고유전율 절염막이랑 금속 게이트를 활용하는 기술이에요. 이걸로 CXNC는 메모리 셀 어레이의 높이를 줄였다고 설명을 했습니다. 그리고 이런 기술들을 적용한 G5 공정에서는 이전 세대랑 비교해서 웨이퍼 한 장당 생산을 할 수 있는 칩수가 최소 50%가 증가를 했다고 발표를 했어요.음 음, 이게 8GB 용량으로 환산한 전체 칩수 기준이고 어, 분량을 제외한 양품 수율까지 반영이 된 수치가 아니기는 해요. 24G비트 LPDR 5X 제품도 이런 공정으로 양산을 하고 있다고 했는데요. 어쨌든 여기에서 중요한 건 지금 말씀드린 기술들이 모두 CXMT가 실제 양산에 적용을 했다고 발표한 제조 기술이라는 거예요.
그냥 연구실에서 내놓은 실적이 아니라는 거죠. 그러니까 CXMT의 제조 역량이 상당히 올라왔다는 건 분명한 사실입니다. 그런데 여기서 좀 의야한게 있어요. CXMT는 왜 지금 4F 스퀘어라는 이런 어려운 기술에 도전을 하려는 걸까요?이 부분도 한번 짚고 넘어가 봐야 될 거 같아요. 여러분, 삼성이랑 하이닉스에는 있는데 중국에는 없는 거. 그게 뭐죠? 네, EU 같은 첨단 노 장비죠. 삼성이랑 하이닉스는 EUB 장비까지 활용을 해 가지고 디램 공정의 미세아를 추진을 하고 있지만 중국은 이런 장비를 확보하는데 제약이 있습니다. CXMT가 SAQP처럼 여러 차례 이렇게 패턴을 가공하는 기술을 활용을 하는 것도 이런 제약 속에서 미세화를 할 수 있는 그런 방법 중에 하나인 거죠. 그런데 회로의 간격을 계속 줄이는 일은 갈수록 까다롭고 비용도 많이 듭니다. 그렇다면 다른 방법은 없을까요? 같은 미세어 수준에서도 셀의 배치랑 구조를 바꿔 가지고 더 많은 메모리를 넣는 겁니다. 기존 6F스를 4F스로 바꾸면 f라는 기준 길이가 같아도 셀 하나의 면적을 이론적으로는 1만큼 줄일 수가 있으니까요.
저는 CXMT가 4F 스코어에 적극적으로 도전을 하는 이유에는 첨단 장비의 제약을 극복을 하면서 또 집접도를 높이려는 그런 전략적인 판단도 상당히 영향을 줬을 가능성이 있다고 봅니다. 그러니까 어 단순히 삼상보다 새로운 기술을 먼저 선보이겠다. 이런 경쟁만으로 해석할 문제는 아니라는 거죠. 물론 구조를 바꾼다고 첨단 제조 장비가 필요 없어지는 건 아니에요. 왜냐면 앞에서 봤듯이 새로운 수직 트랜지스터를 균일하게 만드는 것도 상당히 어려운 일이니까요. 그리고 또 한 가지 구분할 부분이 있는데 지금까지 설명한 G5는 기존 계열의 디램 공정이에요. 그러니까 이번에 이야기하고 있는 4F스랑은 다른 기술인 거죠. 그러니까 G5의 양산 성과가 곧바로 포프스의 양산 능력을 입증을 하는 건 아니에요. 그렇지만서도 미세한 패턴을 만들고 높은 가공을 하고 또 실제 제품을 양산을 하면서 쌓은 경험은 새로운 셀 구조를 개발을 하는데 중요한 기반이 되겠죠. 그래서 제 생각을 조심스럽게 말씀을 드려 보자면 CXN의 4F 스Q어 도전을 그냥 단순한 기술적인 과시로 보기는 좀 어렵습니다.
실제 제조 경험을 바탕으로 새로운 집도 향상 방법을 확보려는 그런 시도에 가까운 거죠. 자, 그렇다면 삼성은 어떨까요? 도전을 안 하고 있는 걸까요? 처음에 이야기했던 그 2년 차이를 여기에서 한번 다시 살펴볼게요. 제가 처음에 삼성은 이미 2009년에도 4F스코어 디램을 구현을 했다라고 말씀을 드렸죠. 당시의 삼성은 수직 채널 트랜지스터를 적용한 5천만 비트 규모의 테스트 칩을 만들었고요. 메모리 어웨이의 실제 동작까지도 검증을 했습니다.CC 2026에서는 한 단계 더 발전한 연구 결과를 발표를 했습니다. 이번에는 4F 스코어 구조를 적용을 한 16GB 디램 테스트 칩인데요. 10나노급 공정에서 수직 트랜지스터를 적용을 했고 실제 읽기랑 쓰기 동작에도 성공을 했다고 밝혔어요. 그런데 여기서 중요하게 볼 부분은 단순히 용량이 아닙니다. 삼성은 메모리 셀이랑 주변 회로를 서로 다른 웨이퍼에서 만든 다음에요. 하이브리드 본딩으로 연결을 하는 그런 구조까지 구현을 했어요. 디램에는 데이터를 저장하는 셀뿐만이 아니라 그 데이터를 읽고 원하는 위치를 찾아내는 주변 회로도 필요하죠.
기존에는 이런 회로들이 같은 웨이퍼에서 셀 옆쪽에 이렇게 배치가 되면서 공간을 차지를 했는데요. 삼성은 아예 셀이랑 주변 회로를 각각 다른 웨이퍼에다가 만들고 두 웨이퍼를 위아래로 이렇게 붙이는 방식을 적용을 한 겁니다. 이때 저렴에 결합을 하면서 구리 접점도 직접 연결을 하는데 이거를 우리는 하이브리드 본딩이라고 해요. 이렇게 주변 회로를 셀 아래쪽으로 옮기게 되면 칩의 바닥 면적을 더 효율적으로 사용을 할 수가 있겠죠. 실제로 삼상은 논문에서 이렇게 한다면 동일한 설계 규칙을 기준으로 해서 웨이퍼 한 장당 만들 수 있는 칩수를 20% 이상 늘릴 수 있다고 설명을 했습니다. 여기에서 중요한 건 수직 트랜지스터랑 하이브리드 본딩을 한꺼번에 적용한 16GB 테스트 칩이 실제로 동작을 했다는 점이에요. 그런데 CXMT도 비슷한 방향을 연구를 하고 있습니다. 2023년에는 8GB 규모의 수직 트랜지스터 어레이 구조를 실제 실리콘에 구현을 했다고 발표를 했죠. 관련 논문에는 실제 제작한 구조의 전자 현미경 사진이랑 트랜지스터의 스위칭 특성도 나오는데요.
거기에 이제 수직 트랜지스터랑 하이브리드 본딩을 결합을 하는 기술도 개발을 하고 있어요. 그러니까 CXMT랑 삼성 두 회사 모두 셀을 이렇게 수직화시키고 주변 회로를 아래쪽으로 옮기는 그런 방향을 연구를 하고 있는 겁니다. 다만 지금까지 공개된 연구를 보면 실제로 검증한 범위가 달라요. CXMT의 2023년 연구는 8GB급 수직 트랜지스터 어레이 구조랑 소자 특성에 초점을 맞춘 거고요. 삼성의 2026년 연고는 16G비 테스트 칩의 읽기랑 쓰기 동작이랑 또 주변 회로와의 본딩까지 함께 구현을 했죠. 단순히 이거를 뭐 8GB랑 16GB 이런 숫자만 비교할 문제는 아니지만 어쨌든 공개된 연구 성과만 놓고 보면 삼성이 4F 스qu어 기술에서 중국보다 2년 뒤쳐졌다 이렇게 보기는 어렵습니다. 오히려 삼성은 오래 전부터이 구조를 연구를 해 왔고 최신 공정에서도 상당한 수준의 동작 구현을 마친 상태인 거죠. 그런데 자, 그러면 여기에서 또 의문이 생기죠.이 정도까지 구현을 했다면 삼성은 왜 지금 바로 양산을 하지 않는 걸까요?
지난 9월에는 삼성이 차세대 디행 개발 순서를 좀 조정을 해 가지고 하이브리드 본딩을 먼저 적용하는 방향으로 추진을 한다는 보도가 나왔습니다. 수직 트랜지스터 기반 제품은 별도로 개발을 한다는 그런 내용이었는데요. 여러분,이 부분을 기술적인 관점에서 생각을 해 보면 꽤 흥미로워요. 자, 4F 스퀘어는 셀 자체의 구조를 바꾸는 기술이죠. 그런데 하이브리드 본딩은 셀이랑 주변 회로를 배치하는 방식을 바꾸는 기술이에요. 위아래로 배치를 하는 거죠.이 두 가지 기술은 서로 다른 기술이기 때문에 반드시 동시에 도입을 해야 하는게 아닙니다. 기존 셀 구조를 유지를 하면서 주변 회로만 이렇게 아래쪽으로 옮길 수도 있는 거고 셀을 수직 트랜지스터로 바꾸는 작업을 함께 진행을 할 수도 있는 거죠. 물론 하이브리드 본딩만 해도 양산이 쉬운 기술은 아니에요. 두 웨이퍼의 구리 접점을 아주 정확하게 맞춰야 되고요. 접면에 미세한 입자라든가 빈틈이 남게 되면 연결 분량이 발생을 할 수도 있고요. 웨이퍼 두 장을 각각 만들고 붙이는 과정이 추가가 되기 때문에 추가적인 그런 제조 비용도 함께 따져 봐야 됩니다.
자, 그런데 여기에다가 수직 트랜지스터까지 동시에 도입을 하면 어떻게 되겠어요? 앞에서 설명을 했던 그런 누설 전류랑 간섭 문제에다가 새롭게 나타날 수도 있는 그런 공정 변수들까지 한꺼번에 해결을 해야겠죠. 그러니까 삼성 입장에서는이 두 가지 기술을 동시에 도입을 하는게 유리할지 아니면 기존 셀 구조에다가 하이브리드 본딩을 먼저 적용을 하는게 유리할지 요걸 잘 따져 봐야 되는 거예요. 물론 이게 실제 삼성의 내부 의사 결정 이유라고 확인이 된 건 아니에요. 그렇지만 여기에서 우리가 짚어볼 수 있는 건 좀 분명하죠. 삼성이 4F 스웨어를 구현할 기술이 없어 가지고 양산하지 못하는 거랑 기술은 있지만 지금 당장 양산하는게 과연 이득이냐? 이거는 전혀 다른 이야기라는 겁니다. 4F 스qu어를 구현하는게 기존 공정보다 경제적으로 유리해지는 그런 타이밍을 기다리고 있는 걸 수도 있다는 거죠. 물론 이거는 제피셜이기는 합니다. 아무튼 그럼 실제로 어느 쪽이 더 유리한지는 어떻게 판단을 할 수가 있을까요? 여기에서 4F 스qu어의 가장 큰 장점인 집도를 다시 살펴볼게요.
자, 앞에서 말했듯이 4F 스코어는 6F 스퀘어보다 셀 면적을 약 33% 줄일 수 있죠. 그런데 여기에는 중요한 전제가 있습니다. f라는 기준 길이가 같을 때 이야기라는 거예요. 제가 지난 영상에서도 말씀을 드렸지만 f는 회로의 미세한 패턴을 만드는데 기준이 되는 그런 길이데요. 4F스어라고 해도 F가 크면 더 작은 F를 사용하는 6F 스웨어보다 실제 그 셀 면적이 클 수도 있겠죠. 그러니까 CXMT가 4F 스Q를 적용을 했다고 해 가지고 삼성이나 하이닉스보다 무조건 더 작은 디램을 만든다. 이거는 아닌 거예요. 그리고 또 셀 면적이 줄어든다고 해서 디램 칩 전체 면적도 똑같이 줄어드는 건 아닙니다. 디램에는 데이터를 저장하는 셀뿐만이 아니라 센스 앰프, 디코더, 전원 회로, 입출력 회로 뭐 이런 주변 회로도 다 같이 들어가기 때문이에요. 앞에서 살펴본 하이브리드 본딩으로 이런 주변 회로를 셀 아래다 배치를 하면 면적을 줄일 수 있지만 그만큼 또 제조 공정이랑 비용이 추가가 되겠죠, 여러분? 세상에 공짜는 없습니다.
결국 실제로 칩을 작게 만들 수 있는지는 셀뿐만이 아니라 전체 칩의 구조까지 봐야지 알 수 있는 거예요. 근데 여기서 또 한 가지를 더 따져야 되죠. 바로 수유입니다. 예를 들어서 기존 공정에서는 웨이퍼 한 장으로 칩을 100개를 만들고 그중에 90개가 정상 제품이라고 해 볼게요. 새로운 공정을 적용을 해 가지고 칩 면적을 줄였더니 한 장에 120개를 만들 수 있게 됐어요. 자, 그런데 공정이 복잡해졌어요. 그러면서 수율이 75%로 떨어졌다면 어떨까요? 120개의 75%면 결국 판매할 수 있는 칩은 똑같이 90개입니다. 칩을 더 많이 만들었는데도 정상 제품의 수는 늘어나지 않고 똑같은 거죠. 여기에 새로운 공정 때문에 웨이퍼 한 장을 만드는 비용까지 더 높아졌다면 정상칩 하나의 원가는 오히려 더 비싸질 수도 있는 거예요. 앞에서 우리가 살펴본 그 누설 전류랑 쌀간의 특성 편차 뭐 비트라인 간섭 접점 결함 이런 문제들이 결국은 다 이렇게 수율이랑 연결이 되는 겁니다. 그래서 4F 스웨어가 실제로 경쟁력을 갖추려면 셀 면적뿐만이 아니라 뭐 전체 칩 면적이랑 수율이랑 제조 비용까지 다 같이 고려를 해야 하는 거예요.
셀만 작게 만들어서 되는게 아니라 결국은 기존 공정보다 정상 제품 하나를 얼마나 더 저렴하게 만들 수 있느냐 이게 중요한 거죠. 그래서 저는이 부분 때문에 CXMT가 빠른 시안에 4F 스코어로 삼성이나 하이닉스보다 더 높은 원가 경쟁력을 확보하기는 쉽지 않을 거라고 보고 있습니다. 이미 안정적으로 양산을 하고 있는 그런 기존 공정이랑 경쟁을 해야 되는데 거기에다가 지금 CXMT는 수직 트랜지스터를 비롯한 새로운 구조의 제조 문제까지 해결을 해야 하는 거예요. 자, 그렇다면 CXMT가 올해 안에 서버용 DDR5 R디을 내놓겠다는 계획은 어떻게 봐야 될까요? RAM은 서버에서 사용하는 메모리 모듈의 한 종류인데요. 오랫동안 안정적으로 작동하는 능력이랑 고객 시스템에서의 검증이 중요한 제품이에요. 여기에서 우리가 처음 이야기했던 그 2년 차이를 다시 생각해 볼 필요가 있는데요. CXMT가 올해 제품을 내놓겠다는 그런 계획이랑 삼성이 2028년을 목표로 한다는 양산 로드맵은 이걸 같은 기준 선상에서 비교하기는 좀 어렵습니다.
왜냐면 초기 샘플을 제공을 하는 단계인지 아니면 뭐 제한된 물량을 생산을 하는 단계인지 그것도 아니면 실제 고객에게 대량으로 공급을 하는 단계인지 이거에 따라서 의미가 다 달라지기 때문이에요. 현재 공개된 정보만으로는 6MT의 4F 스Q 제품이 어느 정도의 성능이랑 수유를 확보를 했는지 뭐 얼마나 많은 물량을 공급을 할 수 있는지 이거를 좀 판단하기가 어렵습니다.이 부분이 일단 확인이 돼야지 삼상보다 먼저 제품을 내놓겠다는 계획이 실제 경쟁력으로 이어질 수 있는지 그거를 알 수 있겠죠. 그래서 지금 발표된 그 일정만으로는 CXMT가 삼성보다 2년이나 앞섰다 이렇게 평가를 하는 건 좀 무리가 있습니다. 자, 그럼 이제 여러분 아, 됐다. 그렇다면 중국의 4F 스Q어는 이제 크게 신경 쓸 필요가 없겠구나 이렇게 하실 수도 있는데요. 아, 여기에서 제가 찬물을 끼었는 거 같아서 좀 죄송스럽지만 저는 오히려 지금 CXMT가 이미 양산을 하고 있는 기존 디램을 더 좀 봐야 된다고 생각을 합니다. 트렌드 포스에 따르면 올해 2분기 CXMT의 글로벌 디램 매출 점유율이 9.5% 5%였는데요.
세계 4위까지 올라왔어요. 아직 삼성이랑 하이닉스 그리고 마이크론에 비하면 좀 격차가 있기는 하지만 그래도 이제 시장에서 무시하기는 어려운 규모가 된 거죠. 특히 CXMT는 기존 디램의 생산 능력을 확대를 하면서 서버용 메모리 시장에도 진입을 하려고 하고 있는데요. 그러니까 4F 스퀘어가 당장 대규모 양산으로 이어지지 않더라도 기존 공정으로도 시장에 공급하는 메모리 물량을 늘릴 수가 있다는 얘기예요. 그리고 꼭 삼성이나 하이닉스의 최첨당 공정을 따라잡아야만 경쟁을 할 수 있는 것도 아니고요. 필요한 성능이랑 품질을 갖춘 제품을 저렴한 가격에 공급을 할 수 있다면 얼마든지 고객을 확보를 할 수가 있겠죠. 특히 중국 기업들이 한국산 메모리를 쓰다가 이제 자기네 그 자국산으로 대체하기 시작을 한다면 한국 업체들한테도 직접적인 경쟁이 됩니다. 물론 지금은 AI랑 서버형 메모리 수요가 워낙 강해요. 그렇기 때문에 CXMT가 좀 증산을 한다고 해도 이게 당장 디램 가격을 뭐 크게 떨어뜨리거나 그럴 가능성은 낮아 보이는데요.
그렇지만 어쨌든 CXMT는 지금이 시기에도 생산 능력이랑 고객 기반을 계속 키우고 있다는게 사실입니다. 언젠가 지금의 호황이 끝나고 수급이 안정이 되더라도 그동안 확보한 생산 능력은 경쟁 시장에 계속 남아 있겠죠. 거기에다가 이번 4F 스qu어 도전이 전혀 의미가 없진 않아요. 앞에서 말씀드렸듯이 중국은 EU비 같은 첨단 노강 장비를 확보하는데 제약이 좀 있죠. 그런 상황에서 CXMT는 기존 디램의 생산 규모를 키우는 동시에 셀 구조를 바꿔 가지고 직접도를 높이는 기술까지 지금 확보를 하려고 하고 있는 겁니다. 저는 중국의이 실행력이 가장 위협적이라고 생각을 좀 해요. 첨단 장비를 확보하기 어려운 상황에서도 지금 만들 수 있는 제품으로 시장을 일단 넓히고 동시에 다음 세대 기술까지 준비를 하고 있다는 거죠. 결국 한국 메모리 업체들이 좀 경계를 해야 될 거는 CXMT가 당장 뭐 삼성보다 2년 먼저 4F 스qu어를 내놓겠다 이런 발표보다는 그 뒤에서 야금야금 계속 커지고 있는 중국의 제조 영량이랑 생산 규모라고 생각을 합니다.
오늘 좀 어려운 기술 얘기가 많아서 영상이 길어졌는데 괜찮으셨나요? 자, 그럼 오늘은 여기까지 패치였습니다.
