3D 통합(3D integration)은 더 작은 면적에 더 많은 전력을 집적하므로, 후보 설계의 실제 처리량(throughput)은 레이아웃에 따라 달라집니다. 즉, 어떤 매크로(macro)가 어느 계층(tier)에 위치하는지, 핫스팟(hot spot)이 어디에 발생하는지, 그리고 캐시 기하 구조(cache geometry)가 액세스 사이클(access cycles)에 어떻게 매핑되는지가 중요합니다. gem5와 같은 아키텍처 시뮬레이터(Architectural simulators)는 이상적인 타이밍 하에서의 IPC를 보고합니다. 하지만 이들은 실제 구현되는 초당 10억 명령(BIPS)을 결정하는 블록별 전력 맵(per-block power map), 캐시 사이클 수(cache cycle counts), 또는 3D 레이아웃을 생성하지 않습니다. 따라서 초기 단계의 3D-IC 탐색은 실리콘 상에서 스로틀링(throttle) 발생 여부를 결정하는 효과들을 고려하지 않은 채 설계를 선택하게 됩니다.

우리는 어떤 사인오프(sign-off) 도구가 호출되기 전, 초기 단계의 아키텍처 탐색 단계에서 3D 레이아웃에 의해 유도되는 열(thermal), 배선(wire), 캐시 효과를 노출하는 시프트 레프트(shift-left) 흐름인 CLIP-3D를 제시합니다. 첫 번째 단계는 아키텍처 구성을 물리적 블록 표현으로 승격시킵니다: 블록별 동적 및 누설 전력(dynamic and leakage power)을 위한 McPAT, 캐시 기하 구조 및 액세스 사이클을 위한 CACTI, 그리고 HotSpot 호환 3D 스택 이산화(3D stack discretization)가 사용됩니다. 두 번째 단계는 해당 표현 위에서 분석적인 3D 열 인지 플로어플래너(3D thermal-aware floorplanner)를 실행합니다. 플로어플래너의 목적 함수는 HotSpot의 정상 상태 연산자(steady-state operator)의 선형성과 표준 CMOS 전력-주파수 분해(power-frequency decomposition)로부터 유도된 폐쇄형 지속 주파수(closed-form sustained-frequency) 식을 포함합니다. 계층 간 매크로 할당(Cross-tier macro assignment)과 평면 내 배치(in-plane placement)는 수동으로 조정된 가중치를 가진 반둘레 배선 길이(HPWL) 및 온도 대리 모델(surrogate)이 아닌, 실제 구현되는 BIPS를 위해 공동 최적화됩니다.