3D NanoStack은 칩 엔지니어링(chip engineering)의 방향 전환을 의미합니다. 즉, 트랜지스터(transistor)를 이제 옆으로 작게 만드는 대신 위로 쌓아 올리는 것입니다. IBM이 2026년 6월 25일에 발표한 sub-1nm 기술의 기초에는 이 아이디어가 있습니다. 60년간의 소형화 경쟁이 원자 한계에 다다르면서, 칩은 확장을 멈추고 수직으로 성장하기 시작했습니다. 이 글은 그 전환의 엔지니어링 논리를 다룹니다.

칩 소형화 경쟁은 왜 끝났는가?

칩의 성능은 그 안에 들어가는 트랜지스터 수에 달려 있습니다. 트랜지스터는 본질적으로 전기 스위치입니다. 스위치가 많을수록 더 많은 작업을 수행할 수 있습니다. 60년 동안 업계의 전략은 단 하나였습니다. 매 세대마다 트랜지스터를 조금씩 더 작게 만들어 동일한 평면에 더 많이 배치하는 것이었습니다. 이 접근 방식은 물리적 한계에 부딪힐 때까지 효과적이었습니다. 오늘날의 트랜지스터는 불과 몇 개의 원자 너비에 불과합니다. 구조물을 원자보다 더 얇게 줄일 수는 없습니다. 그 규모에서 재료는 고전적인 의미의 스위치처럼 작동하기를 멈추기 때문입니다. 즉, 문제는 창의성이 아니라 한계입니다. 수평적 소형화 경로가 고갈되었을 때, 승리하기 위해서는 다른 축이 필요했습니다.

이 정체의 이면에는 개념적 혼란도 자리 잡고 있습니다. 기술 세대는 오랫동안 "0.7 nm" 또는 "7 angström"과 같은 이름으로 불려 왔으며, 이 값들은 마치 줄어드는 길이처럼 들립니다. 하지만 이것들은 측정값이 아니라 노드(node) 명칭입니다. 칩 위의 특정 금속 배선의 너비와 일치하지 않습니다. 명칭과 물리적 크기 사이의 연결 고리는 수년 전에 끊어졌습니다. 따라서 "더 작은 노드"가 더 이상 자동으로 "더 작은 트랜지스터"를 의미하지 않습니다. 산업계는 숫자가 가리키는 이득을 평면적 소형화 이외의 곳에서 찾아야만 했습니다.

3D NanoStack은 어떻게 작동하는가?

IBM의 해답은 방향을 전환하는 것이었습니다. 공간이 다 찼을 때 도시는 어떻게 성장할까요? 고층 빌딩을 세움으로써 성장합니다. 3D NanoStack은 정확히 이 방식을 수행합니다. 트랜지스터를 동일한 평면에 나란히 배치하는 대신, 층(layer) 형태로 수직으로 쌓아 올립니다. 이를 통해 바닥 면적은 일정하게 유지하면서 트랜지스터 밀도를 수직 방향으로 높일 수 있습니다. 이것이 칩 설계를 2차원 지도에서 3차원 건물로 변환하는 핵심 아이디어이며, 발표된 손톱 크기만 한 면적에 약 1,000억 개의 트랜지스터 데이터를 담을 수 있는 아키텍처 (architecture)의 근간입니다. 이 개념을 구체적인 사례로 확인하고 싶은 분들에게는

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두 개의 웨이퍼(wafer)를 결합하는 것이 왜 가장 어려운 부분인가?

수직 성장의 대가는 제조 과정에서 치러집니다. 층을 쌓아 올리기 위해서는 두 개의 별도 실리콘 웨이퍼 (wafer)를 서로 접합해야 합니다. 여기서 핵심적인 공학적 난제는 접합 자체가 아니라 정렬 (alignment)입니다. 두 웨이퍼 위에 있는 수십억 개의 구조물이 원자 수준에서 서로 일치해야 합니다. 아주 작은 어긋남만 발생해도 상단 층과 하단 층 사이의 연결이 끊어져 칩을 사용할 수 없게 됩니다. 이를 웨이퍼 본딩 (wafer bonding)이라고 하며, 공정의 성공 여부는 크게 이 단계에서 결정됩니다. 밀도를 높이는 것은 명확한 아이디어이지만, 이를 오류 없이 정렬하는 것이 기술을 어렵게 만드는 실제 장벽입니다.

수직 성장은 무엇을 가져다주는가?

이득은 두 가지 방식으로 해석될 수 있지만, 두 가지를 동시에 얻을 수는 없습니다. 동일한 작업을 더 빠르게 수행하고자 한다면 기술은 약 50%의 속도 향상을 제공합니다. 반면 동일한 속도를 유지하면서 더 적은 에너지로 작동하고자 한다면 약 70% 더 적은 전력 소비를 달성할 수 있습니다. 즉, 엔지니어는 예산을 성능에 투자할지 아니면 효율성에 투자할지 선택할 수 있습니다. 이러한 유연성은 매우 중요합니다. 데이터 센터의 경우 낮은 전력 소비는 곧 운영 비용의 절감을 의미하며, 높은 성능이 필요한 작업의 경우 속도 향상이 결정적인 요소가 되기 때문입니다. 단일 아키텍처가 두 가지 서로 다른 우선순위를 모두 충족할 수 있는 것입니다.

이러한 이중적 이득에는 시스템 수준에서의 해석도 존재합니다. 평면적 소형화(Planar scaling)에서는 매 세대마다 속도와 효율성을 동시에 개선하겠다는 약속이 뒤따랐으나, 그 약속이 약해지면서 엔지니어들은 다른 곳에서 이득을 찾기 시작했습니다. 수직 성장(Vertical growth)은 이득을 트랜지스터 자체보다는 배치(Layout)에 연결합니다. 즉, 동일한 물리적 스위치를 더 스마트한 아키텍처(Architecture)에 배치함으로써, 단일 소형화만으로는 얻을 수 없었던 마진을 확보하는 것입니다. 따라서 3D NanoStack은 단순한 제조 수치가 아니라, 칩 설계의 우선순위가 "얼마나 작은가"라는 질문에서 "어떻게 배치되는가"라는 질문으로 이동했음을 나타내는 지표입니다.

인공지능(AI)에게 이것이 왜 중요한가?

인공지능이라고 하면 가장 먼저 떠오르는 병목 현상(Bottleneck)은 연산 능력(Computing power)이지만, 실제로는 메모리 접근(Memory access)에서 진정한 정체가 발생합니다. 현대의 프로세서들은 데이터를 메모리에서 가져오기를 기다리는 동안 유휴 상태(Idle)로 머무는 경우가 많습니다. 연산 그 자체보다 데이터를 옮기는 비용이 더 비싸기 때문입니다. 트랜지스터를 수직으로 쌓는 것은 여기서 자연스러운 이점을 제공합니다. 메모리와 연산 유닛(Processing units)이 물리적으로 서로 가까워져 데이터가 더 짧은 경로를 이동하게 됩니다. 3D 아키텍처가 인공지능 분야에 주는 진정한 약속은 바로 이것입니다. 단순히 더 빠른 연산이 아니라, 데이터 이동 비용을 낮추는 것입니다. 다만 기대치를 올바르게 설정할 필요가 있습니다. 이 칩들이 즉시 시장에 출시되지는 않을 것입니다. 이번 발표는 하나의 제품이 아니라, 하나의 공학적 임계점(Engineering threshold)을 가리키고 있습니다.

자주 묻는 질문 (FAQ)

3D NanoStack이란 정확히 무엇인가요?
트랜지스터를 동일한 평면에 나란히 배치하는 것이 아니라, 층(Layers) 형태로 수직으로 쌓아 올리는 칩 아키텍처입니다. 목적은 수평적 소형화가 원자 한계에 도달한 시점에서 밀도를 수직 축으로 높이는 것입니다.

칩들이 왜 이제 수직으로 성장하나요?
60년 동안 이어온 수평적 소형화가 원자 크기의 한계에 도달했기 때문입니다. 트랜지스터의 폭이 몇 개의 원자 수준에 불과하기 때문에, 물리적으로 더 얇게 만드는 것은 불가능합니다. 따라서 이득을 얻기 위한 새로운 축은 수직 방향이 되었습니다.

웨이퍼 본딩 (Wafer bonding)은 왜 이렇게 중요한가?
두 개의 실리콘 웨이퍼를 겹쳐 붙일 때, 그 위의 수십억 개 구조물이 원자 수준에서 정렬되어야 합니다. 아주 작은 어긋남이라도 층간 연결을 방해하여 칩을 무용지물로 만듭니다.

이득은 속도인가 아니면 전력인가?
둘 중 하나입니다. 기술적 이득은 약 50% 더 높은 속도 또는 약 70% 더 적은 전력 소비 중 하나로 나타나며, 두 가지를 동시에 달성할 수는 없습니다.

이 기술은 언제 도입되는가?
당장은 아닙니다. 2026년 6월 25일의 발표는 기술적 임계점을 보여줍니다. 광범위한 사용은 시간이 흐르면서 이루어질 것입니다.

출처: IBM Newsroom (2026년 6월 25일), IBM Research Blog.