도메인 특화 하드웨어 가속기(Domain-specific hardware accelerators)는 범용 프로세서보다 심층 신경망(DNN) 워크로드에 대해 현저히 높은 성능과 에너지 효율성을 제공하지만, 진화하는 모델 아키텍처에 대한 적응력이 부족한 경우가 많습니다. 반면, RISC-V 기반 가속기와 같은 범용 ISA 기반 솔루션은 효율성을 희생하는 대신 프로그래밍 가능성(programmability)을 향상시킵니다. 본 연구는 머신러닝 지향적 명령어 집합 아키텍처(ISA)와 재구성 가능한 하드웨어 플랫폼을 도입하여 높은 효율성과 유연성을 결합함으로써 이러한 트레이드오프(tradeoff) 문제를 해결합니다. 제안된 ISA는 데이터 이동, 동적 정밀도(dynamic precision), 그리고 데이터 페칭(data-fetching), 텐서 프로세싱(tensor processing), 후처리(post-processing) 도메인 간의 분리된 실행(decoupled execution)에 대한 미세 조정 제어를 가능하게 합니다. 해당 아키텍처는 경량 프로그래밍 가능 코어와 SIMD 유닛을 채택하여 낮은 제어 오버헤드로 높은 프로세싱 엘리먼트(processing-element) 활용도를 유지하는 동시에, 기저의 수치 표현(numerical representation)으로부터 독립성을 유지합니다. 우리는 3-8비트 동적 정밀도를 지원하는 나머지 수 체계(Residue Number System, RNS) 인스턴스화를 사용하여 이 접근 방식을 입증합니다. 22-nm 구현 결과, 전형적인 워크로드에 대해 5.12-10.47 TOPS/W를 달성하였으며, 모델 정확도를 유지하면서 고정 소수점(fixed-point) 방식의 대응물보다 최대 1.2배 높은 에너지 효율을 기록했습니다. 또한, 이는 최신 기술(state-of-the-art) 및 혼합 정밀도(mixed-precision) 가속기보다 뛰어난 성능을 보여줍니다. 이러한 결과는 제안된 설계가 현대 DNN 가속기에서 효율성과 프로그래밍 가능성 사이의 간극을 효과적으로 메울 수 있음을 보여줍니다.