폴딩된 FPGA 음성 향상기에서 저정밀도 저장 및 희소 실행 구현

원문 발행 2026. 10. 26. 19:12원문 언어 영어AI 한국어 번역arXiv cs.AR 원문 보기

요약

본 논문은 폴딩된 스트리밍 음성 향상 가속기에서 저정밀도 저장 및 희소 실행을 구현하는 방법을 제시합니다. 하드웨어 인식 훈련과 구조화된 채널 희소성을 적용하여 MACs를 대폭 제거하고, 프레임 시간 및 동적 에너지를 크게 줄였습니다. 이는 온칩 자원 활용 최적화를 통해 고성능 AI 가속기 설계의 새로운 방향을 제시합니다.

핵심 포인트

폴딩된 아키텍처는 공유 연산과 저장 공간 최적화에 효과적입니다.
희소성과 혼합 정밀도 사용으로 MACs를 제거하여 성능을 극대화했습니다.
MACs 감소를 통해 프레임 시간 45% 감소, 동적 에너지 60% 절감 효과를 입증했습니다.
가속기 훈련 시 비트 연산 지표보다 저장 공간 및 작업량 측정이 중요합니다.

하드웨어 인식 훈련(Hardware-aware training)은 종종 FPGA 리소스, 지연 시간 또는 비트 연산을 최적화하지만, 폴딩(folding)은 압축이 절약하는 것을 바꿉니다. 공유 연산(shared arithmetic)은 정밀도, 가중치 저장 공간 및 스케줄링된 작업을 분리합니다. 우리는 폴딩된 스트리밍 음성 향상 가속기에서 측정된 비용을 기반으로 훈련 목표를 도출했습니다. 혼합 정밀도 가중치(Mixed-precision weights)는 온칩 저장 공간을 줄이고; 구조화된 채널 희소성(structured channel sparsity)은 엔진 스케줄에서 전체 연산을 제거합니다. 우리는 Kria KV260에 비트 정확도 구현(bit-exact implementation)을 배포했습니다. 가장 효율적인 희소 모델은 동일한 세션에서 측정된 저장 공간 비용이 책정된 모델 대비 47.3%의 컨볼루션 MACs를 제거하여, 음성 품질은 더 높으면서 프레임 시간은 45%(1.86ms에서 1.03ms로) 감소시키고 동적 에너지(dynamic energy)는 60%(83 $\mu$J/frame에서 33 $\mu$J/frame으로) 감소시켰습니다. 별도로 측정된 가장 효율적인 밀집 모델(dense build) 대비로는 프레임 시간이 42% 감소하고 에너지는 48% 감소했습니다. 가중치 폭을 8비트에서 6비트로 줄이면 동적 전력은 27% 낮아지지만, 프레임 시간 변화는 5% 미만입니다. 일반 채널 그룹-라쏘(Plain channel group-lasso)가 사이클 비용 가중 라쏘(cycle-cost-weighted lasso)보다 더 많은 작업을 제거합니다. 따라서 폴딩된 가속기 훈련은 단일 비트 연산 지표에 의존하기보다는 저장 공간과 제거 가능한 작업량을 별도로 가격 책정해야 합니다.

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