우리는 반응 휠(reaction-wheel) 자가 균형 자전거의 내부 제어 루프에서 평가된, 5단계(five-stage) 소프트 프로세서(soft processor)의 애플리케이션 주도 특화(application-driven specialization)에 대한 사례 연구를 제시합니다. MIPS 전통을 따르는 커스텀 32비트 RISC 코어에서 시작하여, 우리는 설계를 두 가지 방식으로 특화했습니다. 첫째, 빈번하게 액세스되는 두 개의 주변 장치(peripheral) 입력을 아키텍처 레지스터 상태(architectural register state)로 직접 매핑하여, 중재(arbitration)가 아닌 레지스터 파일의 쓰기 포트(write-port) 구조를 통해 하드웨어에 의해 매 사이클마다 작성되고 독점적으로 소유되도록 했습니다. 둘째, 네 개의 주기적 PWM 채널을 하드웨어로 오프로드(offload)하고 네 개의 내보내진 레지스터로부터 지속적으로 구동하여, 소프트웨어로부터 주기적인 액추에이션(actuation)을 완전히 제거했습니다. 주변 장치 값이 일반적인 레지스터 피연산자(operand)로 주소 지정 가능하기 때문에, 제어 루프 내의 10개 센서 읽기는 전용 명령(instruction)이나 전용 사이클을 소모하지 않으며, 어차피 실행되는 산술 연산에 통합됩니다. 메모리 매핑(memory-mapped) 방식의 경우 스냅샷당 명시적인 로드(load)가 필요하며 5개의 추가 명령과 사이클이 소모됩니다. 액추에이션 경로 역시 소프트웨어로부터 파형 유지(waveform maintenance)를 완전히 제거합니다. 우리는 두 가지 구성을 보고하는데, 이는 확장 기능과 그것들이 함께 배치된 싱글 사이클 배열 곱셈기(single-cycle array multiplier)가 하나의 아카이브된 빌드에 함께 존재하지 않기 때문입니다: 최악의 루프가 91 사이클인 아카이브된 구성(archived configuration)과, 배치된 시스템과 일치하는 통합 구성(integrated configuration)으로, 후자는 43 사이클입니다. 20ms 액추에이션 프레임과 비교했을 때, 이는 대략 7,300배 및 15,000배의 여유입니다. 두 경우 모두 마감 시간을 매우 넓은 차이로 충족하므로, 실시간 준수를 위해 특화가 반드시 필요했던 것은 아닙니다. 이 특화의 가치는 결정론(determinism)이 아니라 명령 수와 소프트웨어의 단순함에 있으며, 결정론은 온칩(on-chip) 싱글 사이클 I/O 영역이 이미 제공합니다. 제로-인스트럭션 센서 읽기는 해당 선택과 독립적입니다. 즉, 곱셈기가 주변 장치 읽기에 자체 명령이 필요한지 여부에 영향을 미칠 수는 없습니다.