전하 공유 기반 가중치 누산기를 갖춘 재구성 가능한 컴퓨팅 인메모리 매크로

SRAM 기반 아날로그 컴퓨팅 인메모리 (Computing-in-Memory, CIM)는 뛰어난 효율성을 보여줍니다. 하지만 세 가지 결정적인 문제에 직면해 있습니다: 상당한 ADC (Analog-to-Digital Converter) 오버헤드, 멀티 비트 (multi-bit) 입력에 대한 높은 지연 시간 (latency), 그리고 제한된 읽기 비트라인 (read bitline) 전압입니다. 이러한 문제를 해결하기 위해, 본 연구는 1-7비트 입력, 2-4비트 가중치 (weight), 그리고 1-7비트 출력을 지원하는 멀티 비트 기반의 고도로 재구성 가능한 256x128 인메모리 컴퓨팅 어레이를 제안합니다. 세 가지 핵심 혁신이 도입되었습니다: 1) IMADC는 단 3%의 면적 오버헤드만을 차지하며, 이전의 IMADC와 비교하여 9배의 개선을 달성했습니다; 2) BSCHA는 기존의 펄스 폭 변조 (Pulse-Width Modulation, PWM) 및 비트 슬라이싱 (bit-slicing) 모드와 비교하여 각각 지연 시간을 1.9배 및 6.6배 감소시킵니다; 3) 분리된 읽기 경로를 통해 삼진 가중치 (ternary weight) 저장을 가능하게 하는 듀얼 8T 비트셀 (bitcell)은 읽기 워드라인 언더드라이븐 (read wordline under-driven) 캐스코드 (cascode) 기술과 통합되어, 단위 방전 전류의 선형성 (linearity)을 7배 개선하고 사용 가능한 읽기 비트라인 전압을 3.5배 증가시킵니다.