BlueFin Research Partners의 보고서(@jukan05를 통해 전달)에 따르면, Intel은 자사의 18A 공정 기술 (18A process technology)에서 발생하던 웨이퍼 간 수율(wafer-to-wafer yield) 변동성 문제를 해결했습니다. 만약 비공식 출처에서 나온 이 보고서가 정확하다면, Intel은 이제부터 최신 1.8nm급 노드를 사용하여 제조되는 제품들에 대해 일관되고 예측 가능한 수율 향상을 기대할 수 있습니다.

BlueFin Research Partners는 고객들에게 보낸 노트에서 "Intel 18A의 웨이퍼 간 수율(wafer-to-wafer yield) 문제 해결; 양쪽 사이트 모두 월 12,000~15,000개(12-15K wpm) 수준으로의 생산 확대(ramp) 진행 중"이라고 밝혔습니다.

이 정보가 정확하다면, Intel의 18A 공정 기술을 사용하여 제조되는 제품들은 동일한 생산 흐름 내에서 양호한 웨이퍼와 불량 웨이퍼가 섞여 나오는 문제인 웨이퍼 간 변동성(wafer-to-wafer variability)에 더 이상 시달리지 않을 것입니다. 하지만 웨이퍼 간 변동성은 수율 손실(yield loss)의 한 가지 요인일 뿐이므로, 이를 해결했다는 것이 Intel이 제품 수율을 일관되게 개선할 수 있음을 의미하지만, 반드시 전체 수율이 Intel이 원하는 수준에 도달했음을 의미하는 것은 아닙니다.

일반적으로 다이 수율 (die yield)은 결함 밀도 (defect density, 이는 다시 무작위 결함 (random defects) 및 체계적 결함 (systematic defects)에 의해 정의됨), 웨이퍼 내 변동성 (within-wafer variability; 임계 치수 균일성 (critical dimensions uniformity), 라인 에지 거칠기 (line edge roughness) 또는 확률적 요소 (stochastics)와 같은 측면에서 동일 웨이퍼의 중심부와 가장자리 간의 차이, Intel이 최근 개선해 온 부분), 웨이퍼 간 변동성 (wafer-to-wafer variability; 다이 수율 및/또는 파라메트릭 수율 (parametric yield)이 웨이퍼마다 다름), 그리고 패키징 수율 (packaging yield)을 포함한 여러 요인에 의해 정의됩니다. 실제 제품의 경우, 파라메트릭 수율 (parametric yields; 다이에 결함은 없으나 성능 및/또는 전력 사양을 충족하지 못하는 경우)뿐만 아니라 신뢰성 스크리닝 (reliability screening; 다이가 기능적으로 작동하고 요구 사양을 충족하지만 번인 테스트 (burn-in tests)를 통과하지 못하는 경우)도 언급해야 합니다.

그렇기에 Intel이 '웨이퍼 간 수율 문제를 해결했다'고 말하는 것은, 공정이 이제 웨이퍼 간에 훨씬 더 일관되게 유지됨을 의미할 가능성이 높으며, 이는 로트 간 변동성 (lot-to-lot variation)을 명확히 줄이고 생산 예측 가능성을 높여줍니다. 하지만 이것이 결함 밀도가 목표 수준에 도달했다거나, 파라메트릭 수율이 최적화되었다거나, 전체 경제적 수율 (economic yield)이 Intel이 원하는 수준에 도달했다는 것을 의미하지는 않습니다. 다만 이것이 의미하는 바는, 일관된 수율 개선 수준 (Intel은 과거 18A에 대해 월 7%라고 언급한 바 있음)을 바탕으로 Intel이 예측 가능한 기간 내에 목표치에 도달할 준비가 되었다는 것입니다.

또한, 보고서에 따르면 Intel은 현재 오리건(Oregon)의 D1X 개발 팹(development fab, 아마도 모듈 3로 추정)과 애리조나(Arizona)의 Fab 52 대량 생산(high-volume) 팹( @Alex_Intel_에 의해 확인됨)을 통해 월간 약 30,000개의 웨이퍼 투입(wafer starts) 능력을 갖추고 있다고 주장하며, 이는 현재의 램프 사이클(ramp cycle) 단계에서 견고한 결과입니다. 하지만 Intel 18A 제품의 전체 다이 수율(die yields) 및 파라메트릭 수율(parametric yields)에 대한 정보 없이는, Intel이 이제 Core Ultra 3 'Panther Lake' 및 Xeon 6+ 'Clearwater Forest' 프로세서를 충분히 생산할 수 있을지 판단하기 어렵습니다. 한편, 대량 생산(HVM)을 위해 개발 시설을 사용하는 것은 처음부터 HVM 팹으로 설계된 팹을 사용하는 것보다 비용이 더 많이 든다는 점에 유의해야 합니다.

한편, BlueFin에 따르면 Intel은 차세대 14A (1.4nm) 제조 공정에서도 이러한 관행을 계속할 것으로 보입니다. BlueFin은 Intel이 'D1X를 14A의 초기 HVM 팹으로 만들 계획'인 반면, 오하이오(Ohio)에 있는 Intel의 Ohio One 반도체 제조 사이트의 첫 번째 단계가 14A 칩을 생산하는 두 번째 HVM 시설 역할을 하게 될 것이라고 주장합니다. Intel은 최근 2029년에 14A를 사용한 칩의 대량 생산을 시작할 의도가 있음을 확인했습니다. Ohio One의 첫 번째 단계(Mod 1)는 2030년에 완료될 예정이며, Intel에 따르면 이는 '2030년과 2031년 사이'에 가동될 것임을 의미합니다.