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본 연구는 DNN의 에너지 효율성 확보를 위해 하드웨어-소프트웨어 공동 설계 방법론을 제안합니다. 누산기 인식 훈련과 혼합 정밀도 양자화를 결합하여 전압 스케일링 시 발생하는 신뢰성 문제를 해결했습니다. 2nm 노드에서 실험 결과, 공칭 대비 에너지 및 EDP 측면에서 큰 이득을 입증하며 정확도 저하를 최소화했습니다.
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원문 바로가기심층 신경망(DNNs)이 컴퓨팅 전반에 걸쳐 광범위하게 배치되면서, 원시 성능과 더불어 에너지 효율성에 대한 관심이 커지고 있습니다. 전압 스케일링은 전력 감소를 위한 강력한 수단이지만, 차세대 노드에서 이를 적용하는 것은 심각한 처리량 저하와 공정 변화에 대한 취약성 때문에 어려움을 겪고 있습니다. 본 연구는 이러한 에너지-신뢰성 상충 관계(trade-offs)를 해결하기 위해 하드웨어-소프트웨어 공동 설계 방법론을 도입합니다. 이 방법론은 시스톨릭 배열(systolic array)의 누산기(accumulator) 내에서 타이밍에 강건한 비트 범위가 다양한 전압-주파수 동작 지점마다 크게 달라진다는 관찰에 기반합니다.
소프트웨어 수준에서는, 훈련 과정 중 이 정보를 일차 최적화 제약 조건으로 통합하는 누산기 인식 훈련(Accumulation-Aware Training) 접근 방식을 제안합니다. 혼합 정밀도 양자화(mixed-precision quantization)를 비구조적 가지치기(unstructured pruning)와 결합하여, 모델의 가중치 분포가 하드웨어의 민감한 고랭크 캐리 체인(high-rank carry chains)을 활성화하는 것을 방지하도록 효과적으로 제약합니다. 아키텍처 수준에서는, 불필요한 동적 스위칭 활동을 최소화하기 위해 선택적 최상위 비트(MSB)-마스킹과 세밀한 클럭 게이팅(fine-grained clock-gating)으로 이를 보완합니다. 나아가, 각 레이어의 수치적 민감도에 기반하여 누산기의 감소된 동적 범위에 추가로 적응하기 위해 레이어별 동적 주파수 스케일링(Dynamic Frequency Scaling) 전략을 사용합니다.
우리는 제안된 솔루션을 깊게 축소된 2nm 기술 노드에서 실험적으로 평가했으며, 저전압 경계에서 작동할 때, 우리의 공동 최적화된 후 레이아웃 아키텍처가 공칭 전압 구현 대비 에너지 및 에너지-지연 곱(Energy-Delay Product, EDP) 측면에서 각각 39%와 23%의 상당한 이득을 제공하는 동시에, 정확도 저하를 1% 이내로 유지함을 입증했습니다.