화웨이, 타우 법칙 소개...2031년까지 1.4nm 수준 밀도 달성 목표

출처 1: https://www.huawei.com/en/news/2026/5/ieee-iscas-tau-scaling?utm_medium=psm&utm_source=twitter&utm_campaign=media-center

중국 화웨이는 최근 IEEE 2026 기조 연설에서 새로운 타우(τ) 스케일링 법칙을 소개했습니다. 지난 50년 동안 반도체 업계에서 거론된 무어의 법칙은 물리적 한계와 경제적 효율성 저하라는 문제에 직면해 있습니다. 하지만 사회는 더 강력하고 더 효율적인 AI 반도체를 요구하는데, 이를 달성하기 위한 타우 스케일링 법칙을 제안했습니다.

타우 스케일링 법칙은 기하급수적 스케일링을 시간(τ) 스케일링으로 대체해, 반도체 업계의 발전을 위한 새로운 지침입니다.

화웨이는 로직폴딩(LogicFolding) 같은 혁신적인 핵심 기술을 개발하고 반도체 소자/회로/칩/시스템 전반에 걸쳐 적용하는 다단계 공동 최적화 매커니즘을 구축했습니다. 이 매커니즘은 시간 상수 τ를 체계적으로 단축해 각 레벨에서 성능, 전력 효율, 트랜지스터 밀도 향상을 목표로 합니다. 구체적으로는 다음과 같습니다.:

디바이스 레벨: 트랜지스터와 인터커넥트의 저항 및 기생 정전 용량을 최적화하여 하위 물리 계층에서 디바이스 레벨 시간 상수 τ를 최소화합니다.
회로 레벨: 로직폴딩(LogicFolding) 아키텍처를 채택하여 기존 회로 레이아웃의 물리적 경계를 허물고, 중요 경로 배선을 크게 단축하여 신호 전파의 저항 및 정전 용량 부하를 효과적으로 줄이고, 궁극적으로 트랜지스터 밀도와 회로 성능을 향상시킵니다.
칩 레벨: 소프트웨어, 아키텍처 및 실리콘의 풀 스택 통합 설계를 통해 명령어 및 데이터 흐름에 대한 세밀하고 워크로드 기반 제어를 구현하여 시스템 레벨 병렬 처리 및 효율성을 향상시키고, 종단 간 실행 시간을 크게 단축합니다.
시스템 레벨: UnifiedBus를 사용하여 컴퓨팅 시스템의 인터커넥트 프로토콜을 재정의하여 SuperPoD에 대한 통합 메모리 주소 지정 및 네이티브 메모리 의미론을 구현하고, 시스템 통신 지연 시간을 크게 줄입니다.

화웨이는 또한 이번 IEEE 2026 기조 연설에서 지난 6년간 이 타우 스케일링 법칙을 기반으로 381개 칩을 설계 및 양산해 시장과 업계에 공급하고 있다고 밝혔습니다. 2026년 가을에는 최초로 로직폴딩 아키텍처가 적용된 Kirin칩이 출시될 예정입니다.

또한 2031년까지 타우 스케일링 법칙을 기반으로 설계해 14A, 1.4nm 공정에 해당하는 트랜지스터 밀도를 구현할 것으로 화웨이는 예상했습니다.

앞으로의 전망에 대해 "개방성과 협력이 반도체 산업의 지속적인 발전을 이끄는 핵심이라고 생각합니다. 어느 한 회사만으로 반도체 발전의 모든 해답을 찾을 수는 없습니다. τ 스케일링 법칙을 통해 전 세계 과학자, 엔지니어, 업계 파트너들과 긴밀히 협력하여 반도체 및 전자 산업의 지속 가능한 발전을 이끌어 나가기를 기대합니다."라고 밝혔습니다.