혼합 기수 초쌍곡선 회전 CORDIC 를 활용한 시그모이드 함수의 하드웨어 효율적인 FPGA 구현

비선형 활성화 함수의 효율적인 하드웨어 구현은 리소스 제약이 있는 엣지 디바이스 (Field-Programmable Gate Arrays, FPGAs) 와 같은 환경에서 인공 신경망을 배포하는 데 있어 중요한 과제입니다. 지수 계산을 필요로 하는 시그모이드 활성화 함수는 확률적 출력, 이진 분류 및 순환 신경망의 게이트 메커니즘에 널리 사용되고 있습니다. 본 논문은 혼합 기수 CORDIC 기반 아키텍처를 사용하여 시그모이드 활성화 함수의 하드웨어 효율적인 FPGA 구현을 제시합니다. 제안된 방법은 시그모이드 함수와 쌍곡선 탄젠트 (hyperbolic tangent) 함수 간의 수학적 관계를 활용합니다. 입력 범위를 1로 정규화하여, 해당 tanh 계산을 0.5 의 축소된 범위 내에서 수행하게 함으로써 수렴 행동을 현저히 개선합니다. 최소한의 하드웨어 오버헤드로 높은 정확도를 달성하기 위해 기수 2 (radix-2) 와 기수 4 (radix-4) 반복을 결합한 수정된 혼합 기수 초쌍곡선 회전 CORDIC (MR-HRC) 알고리즘이 도입됩니다. 초기 기수 2 단계는 안정적인 수렴을 보장하고, 이후의 기수 4 단계는 스케일 팩터 보상을 요구하지 않으면서도 수렴 속도를 가속화합니다. 최종 단계에서는 MR-HRC 알고리즘에서 도출된 쌍곡선 사인 및 코사인 값을 나누어 쌍곡선 탄젠트를 계산하기 위해 기수 2 선형 벡터링 CORDIC (R2-LVC) 이 사용됩니다. 전체 아키텍처는 완전히 파이프라인화되어 FPGA 에 구현되었습니다. 이 설계는 16 비트 고정점 표현을 사용하여 Xilinx Virtex-7 FPGA 에서 실현되었습니다. 실험 결과는 하드웨어 활용도를 현저히 감소시켰으며, 논리 슬라이스 835 개와 DSP 사용量为 0 로 요구됨을 보여주었습니다. 또한, 평균 절대 오차 (mean absolute error) 가 4.23 × 10^-4 로 달성되어 여러 최근 시그모이드 구현보다 우수한 성능을 보였습니다.