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본 연구는 초전도 회로의 게이트 레벨 클로킹 제거에 따른 중복성 문제를 해결하기 위한 새로운 방법론을 제시합니다. '중복성 인지 리타이밍' 기법과 셀 인터페이스 재설계를 통해 Josephson junction (JJ) 개수를 획기적으로 최소화했습니다. 이 접근 방식은 SFQ를 넘어 모든 단조 회로에 적용 가능하며, 기존 대비 높은 효율성을 입증했습니다.
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원문 바로가기초전도 전자공학은 RSFQ와 그 변형 방식에서 명시적인 게이트 레벨 클로킹을 제거하는 로직 패밀리로 점차 이동하고 있습니다. 이러한 전환은 더 간단한 회로와 더 효율적인 아키텍처를 가능하게 하지만, 동시에 이중 레일 코드(dual-rail codes)에 대한 암묵적인 의존성을 도입하여 본질적인 게이트 중복성(gate duplication)을 초래합니다. 본 연구는 레지스터 배치 및 극성 할당을 공동 최적화하는 중복성 인지 리타이밍 방법론을 제시하며, 이를 통해 Josephson junction (JJ) 개수를 최소화합니다. 이 접근 방식은 SFQ를 넘어 모든 단조(monotonic) 회로에 적용 가능합니다. 또한 우리는 셀 내 JJ 개수의 주요 기여자로서 인터커넥트 드라이버(interconnect drivers), 리시버(receivers), 그리고 팬아웃(fanout, FO) 요소와 같은 셀 인터페이스들을 식별했습니다. 이러한 비용을 줄이기 위해 기존 SFQ 셀 내에 통합된 새로운 증폭기 설계가 도입되었으며, 이는 실험적으로 검증되고 특성화되어 새로운 SFQ 셀 라이브러리를 형성합니다. 우리의 결과는 단일 사이클 구현에서 이전 최첨단 대비 6371%의 JJ 개수 감소와 다중 사이클 구현에서 4166%의 감소를 보여줍니다. 후자는 더 짧은 임계 경로(critical paths)와 기존 최고의 단일 사이클 구현보다 낮은 JJ 개수를 모두 달성하며 새로운 파레토 프론티어(Pareto frontier)를 확립합니다.