전수 에피스타시스 탐지를 위한 상수 깊이 임계값 회로 (Constant Depth Threshold Circuits)

대규모 뉴로모픽 하드웨어 (neuromorphic hardware)의 발전은 임계값 게이트 (threshold gate) 기반 회로의 실질적인 구현을 가까운 미래의 가능성으로 만들었습니다. 문헌에서 입증된 바와 같이, 전통적인 컴퓨팅 클래스 (computing classes)와 비교했을 때의 복잡도 이점은 생물정보학 (bioinformatics)에서 가장 계산적으로 복잡한 조합 문제 중 하나인 에피스타시스 탐지 (Epistasis Detection) 문제를 해결하도록 우리를 이끌었습니다. 우리는 인접 배치된 메모리 (co-located memory)와 구성 가능한 병렬성 (configurable parallelism)을 활용하여, 모든 데이터셋 조합의 상대적 빈도를 효율적인 파이프라인 (pipelined) 방식으로 계산하고 복잡도 이득을 얻는 특수 설계된 회로를 제안합니다. 결과적으로, 우리는 로그-선형 공간 (log-linear space)을 사용하면서, 고전적인 접근 방식과는 반대로 추가적인 복잡도 오버헤드 없이 계산해야 할 조합의 수에 의해 실행 시간이 제한되도록 구현하였습니다. 이를 달성하기 위해, 우리는 누설 통합 및 발화 (Leaky Integrate and Fire, LIF) 뉴런을 사용하여 데이터 인코딩 및 조합 생성 전략을 제안하며, 이는 상수 깊이 임계값 게이트 개수 계산 (population count) 회로로 입력됩니다. 제한된 팬인 (fan-in) 및 가변 정밀도 (variable precisions)와 같은 전형적인 하드웨어 특성을 고려하여, 우리는 개발된 무제한 팬인 (unbounded fan-in) 상수 깊이 임계값 게이트 회로들을 조합하여 개수 계산 (population count) 및 이진 배열 합 (binary array sum)을 수행함으로써, 개수 계산 회로에 대해 로그 깊이 (logarithmic depth) 및 로그-세제곱 선형 연결 (log-cubic linear connections)을 얻었습니다.