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유연한 전자 공학(FE) 플랫폼을 위해 a-IGZO TFT 기술을 활용한 저전력 PLL 기반 클록 안정화 기술을 제안합니다. 기존 발진기 방식의 전력 소모와 PVT 드리프트 문제를 해결하여, 매우 낮은 전력과 면적으로 안정적인 클록 생성을 가능하게 합니다.
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원문 바로가기유연한 전자 공학 (Flexible electronics, FE) 플랫폼은 바이오센서, 판독 프런트엔드 (readout front-ends), 아날로그-디지털 변환기 (analog-to-digital converters)와 같이 기능과 에너지 소비를 모두 지배하는 아날로그 및 혼성 신호 (analog and mixed-signal, AMS) 회로에 의존하며, 이로 인해 온칩 클록 생성은 필수적이면서도 전력 소모에 민감한 기능이 됩니다. 기존의 발진기 기반 솔루션은 신호 무결성을 저하시키는 무제한적인 공정, 전압 및 온도 (process, voltage, and temperature, PVT) 드리프트 문제를 겪고 있으며, 대안적인 클록 소스는 전체 시스템 전력 예산의 최대 90%를 소비할 수 있어 FE 플랫폼에 적용하기 어렵게 만들고, 클록 생성을 주요 전력 및 에너지 효율 설계 제약 사항으로 격상시킵니다. 본 논문은 p-type 소자의 부재, 제한된 캐리어 이동도 (carrier mobility), 강력한 PVT 변동성과 같은 FE 특유의 제약 조건을 해결하기 위해 n-type 전용 비정질 인듐-갈륨-아연 산화물 (amorphous indium-gallium-zinc oxide, a-IGZO) 박막 트랜지스터 (thin-film transistor, TFT) 기술을 위해 설계된 최초의 위상 고정 루프 (phase-locked loop, PLL) 아키텍처를 제시합니다. 고정밀 주파수 합성을 목표로 하는 대신, 제안된 설계는 저대역폭 시간 안정화 장치 (low-bandwidth temporal stabilizer)로 작동합니다. 즉, 프리러닝 링 발진기 기반 전압 제어 발진기 (voltage-controlled oscillator, VCO)가 최소한의 차지 펌프 (charge-pump) 피드백 루프에 의해 부드럽게 조절되어, 지속적인 고품질 외부 참조 신호를 필요로 하지 않으면서도 장기적인 주파수 드리프트를 제한합니다. 제안된 PLL은 0.0115-0.0233 mm²의 면적을 차지하고 0.115-0.153 mW를 소비하면서 1 kHz에서 300 kHz까지의 주파수를 지원합니다. 기존의 발진기 기반 FE 클록 솔루션과 비교했을 때, 본 아키텍처는 전력을 400배 이상 절감하는 동시에 유연한 VCO와 비교하여 1500배 이상의 면적 감소를 달성하였으며, 링 발진기 솔루션 대비 390배 이상의 면적 감소를 달성했습니다. 4개의 대표적인 기존 IGZO AMS 시스템을 통해 검증된 결과, 제안된 PLL은 2.24 ns의 rms 주기 지터 (rms period jitter)와 1000 ppm 이내의 장기 주파수 정확도를 달성하여 FE 플랫폼에서 참조 기반의 클록 안정성을 제공합니다.