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FPGA SoC 환경에서 CNN 가속기의 결함 허용을 위해 제안된 계층적 디지털 트윈 프레임워크인 EIR을 소개합니다. 프로세싱 시스템(PS)의 유휴 자원을 활용하여 하드웨어 중복 없이도 효율적인 결함 탐지와 정밀한 복구를 구현합니다.
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원문 바로가기합성곱 신경망 (CNNs)은 하드웨어 가속 추론을 통해 저지연 엣지 컴퓨팅 (edge computing)을 가능하게 하는 시스템 온 칩 (SoC) 플랫폼에 점점 더 많이 배포되고 있습니다. 이러한 장치에서 결함 허용 (fault tolerance)을 달성하는 것은 여전히 어려운 과제로 남아 있습니다. 기존의 중복성 (dual/triple modular redundancy, DMR/TMR)은 높은 리소스 비용을 발생시키는 반면, 소프트웨어 중심 방식 (예: 알고리즘 기반 결함 허용 (ABFT), 체크포인트-재시작 (checkpoint-restart), 명령어 수준 복제 (instruction-level duplication), 소프트웨어 와치독/어설션 (software watchdogs/assertions))은 무시할 수 없는 지연 시간/에너지 오버헤드를 초래하거나, 모델 정확도를 감소시키거나, 가속기 유발 결함에 대해 불충분한 커버리지를 제공하기 때문입니다. 본 논문에서는 FPGA SoC를 위한 계층적 디지털 트윈 (digital-twin) 프레임워크로서 자율적인 결함 탐지 및 복구를 제공하는 Emulated Integrity Replica (EIR)를 제안합니다. 하드웨어 로직을 복제하여 비례적인 면적 및 전력 오버헤드를 발생시키는 DMR/TMR과 달리, EIR은 프로세싱 시스템 (PS)의 시간적 여유 (temporal slack)를 활용하여 패브릭 수준의 중복을 피합니다. 프로그래머블 로직 (PL)에서 가속기가 실행되는 동안 PS는 일반적으로 활용도가 낮습니다. EIR은 이러한 유휴 사이클을 활용하여 두 가지 상호 보완적인 트윈을 호스팅합니다: (i) Rabbit: 신속한 결함 탐지를 위한 조립 단위 (coarse-grained) 행동 모델, (ii) Tortoise: 체크포인트된 상태로부터 정밀한 복구를 수행하는 세밀한 (fine-grained) 게이트 수준 (gate-level) 모델. 가속기의 실행 속도 프로파일링을 활용하여 가속기 상태를 주기적으로 캡처함으로써 성능 오버헤드와 회복 탄력성 (resilience) 사이의 균형을 맞춥니다. 대표적인 워크로드에 대한 실험 결과, EIR은 평가된 결함 모델 및 워크로드 가정 하에서 에너지와 면적을 줄이면서도 DMR 베이스라인 대비 높은 경험적 결함 커버리지를 달성함을 보여주었으며, 이는 엄격한 리소스 예산 하에서 회복 탄력적인 엣지-AI 배포를 위한 실질적인 경로를 제시합니다.