실리콘 이후: 차세대 컴퓨팅 시대를 이끌 기술들

원자 규모의 트랜지스터부터 빛으로 만들어진 칩까지 — 2nm 혁명 이후에 무엇이 오는지, 그리고 왜 이것이 여러분의 스마트폰부터 인공 일반 지능 (AGI)에 이르기까지 모든 것에 중요한지에 대해 알아봅니다. Photo by Laura Ockel on Unsplash. 2025년 4분기에 TSMC는 N2 노드의 양산(volume production)을 확인했습니다. 2nm에서 트랜지스터 게이트는 약 10개의 실리콘 원자 너비입니다. 이것은 단순히 "매우 작다"는 은유가 아닙니다. 양자 터널링 (quantum tunnelling), 원자 규모에서의 가변성, 그리고 통계적 도펀트 변동 (statistical dopant fluctuations)이 더 이상 예외적인 사례가 아닌 영역입니다. 이것들은 설계 제약 조건 (design constraints)입니다. 엔지니어링 커뮤니티는 수십 년 동안 무어의 법칙 (Moore's Law)을 로드맵으로 취급해 왔습니다. 다음에 올 것은 하나의 길이 아닙니다. 병렬로 달리는 여섯 개의 길입니다. 1. Gate-All-Around (GAA) 트랜지스터 FinFET은 게이트가 채널의 세 면을 제어할 수 있게 했습니다. GAA는 수평으로 쌓인 실리콘 나노시트 (nanosheets)의 네 면 모두를 감쌉니다. 이 나노시트는 일반적으로 58개의 리본 (ribbons)으로 구성되며, 각 리본의 두께는 5nm이고 high-k 유전체 (high-k dielectric)로 분리되어 있습니다. 물리학적 원리: 개선된 정전기적 게이트 제어 (electrostatic gate control)는 더 가파른 하부 임계 슬로프 (subthreshold slope), 더 낮은 오프 상태 누설 전류 (I_off), 그리고 마스크 레벨에서 나노시트 너비를 조정함으로써 구동 전류 (I_on)를 튜닝할 수 있는 능력을 의미합니다. 이는 FinFET이 전체 공정 변경 없이는 할 수 없었던 일입니다. TSMC N2: N3E 대비 동일 전력에서 1015% 속도 향상, 또는 동일 성능에서 25~30% 전력 감소. 게이트 피치 (Gate pitch) ~45nm, 금속 피치 (metal pitch) ~24nm. Intel 18A: RibbonFET (GAA)와 후면 전력 공급 네트워크 (Backside Power Delivery Network, BSPN)인 PowerVia를 결합합니다. 웨이퍼 뒷면에 Vdd와 Vss를 라우팅함으로써, 전면에서 신호 라우팅과 경쟁하는 전원 레일로부터의 IR 드롭 (IR drop)을 제거합니다. 결과: BSPDN만으로 약 6%의 성능 향상을 얻으며, 신호 밀도를 위한 라우팅 트랙을 확보합니다. Samsung SF3: 2022년에 3nm에서 GAA를 구현 — 가장 빠른 GAA 양산 — 했으나, 수율 (yield) 문제로 이점이 제한되었습니다. SF2 (2nm급)는 2025년에 개선을 목표로 합니다. 다음 이정표: TSMC A16 (후면 전력 + GAA, 2027년), Intel 14A (최초의 High-NA EUV 완전 양산, 2027년), 2036년까지 "A2" — 2 옹스트롬(angstroms) —를 향한 IMEC 로드맵. 2.

3. 3D Integration: Chiplets 및 Hybrid Bonding
   단일 구조 스케일링 (Monolithic scaling)은 수율 장벽 (yield walls)에 빠르게 부딪힙니다. 결함 밀도 (defect density)는 단위 면적당 거의 일정하기 때문에, 다이 (die) 면적을 두 배로 늘리면 수율은 대략 절반으로 줄어듭니다. Chiplets는 설계를 더 작은 다이들로 분할하여, 각 다이를 가장 적합한 공정 노드 (process node)에서 제조한 후 패키지 내에서 통합함으로써 이 문제를 해결합니다. 상호 연결 계층 구조 (interconnect hierarchy)가 중요합니다:

| 상호 연결 유형 (Interconnect Type) | 범프 피치 (Bump Pitch) | 대역폭 밀도 (Bandwidth Density) |
| :--- | :--- | : |
| 유기 기판 (Organic substrate) | ~100µm | ~1 GB/s/mm² |
| 실리콘 인터포저 (Silicon interposer, CoWoS) | ~10µm | ~1 TB/s/mm² |
| 하이브리드 본딩 (Hybrid bonding, SoIC, Foveros Direct) | ~1µm | ~10+ TB/s/mm² |

1µm 하이브리드 본드 피치에서 100mm² 인터페이스는 이론적으로 약 1 Pb/s의 대역폭을 전달하며, 이는 패키지 외부의 PCIe 또는 HBM 인터페이스가 달성하는 그 어떤 것보다도 수십 배(orders of magnitude) 더 높은 수준입니다. Nvidia의 Blackwell B100은 두 개의 레티클 제한 (reticle-limited) 다이를 NV-HBI를 통해 10 TB/s로 연결하며, 약 900 GB/s의 HBM3e 메모리 대역폭을 제공합니다. 미래의 AI 가속기는 로직 다이 (최첨단 노드), HBM (DRAM 최적화 노드), 그리고 포토닉스 다이 (특화 공정)를 적층할 가능성이 높으며, 이처럼 이종 집적 (heterogeneous integration)이 표준이 될 것입니다.

4. 실리콘 포토닉스 (Silicon Photonics) 및 Co-Packaged Optics (CPO)
   구리 상호 연결 (copper interconnects)의 와트당 대역폭 (bandwidth-per-watt)은 약 12m를 넘어서면 급격히 저하됩니다. AI 클러스터의 랙 (rack) 규모에서 병목 현상 (bottleneck)이 발생하는 지점은 GPU가 아니라 바로 이 부분입니다. 실리콘 포토닉스는 표준 300mm CMOS 웨이퍼 위에 링 변조기 (ring modulators), Mach-Zehnder 간섭계 (Mach-Zehnder interferometers), 게르마늄 광검출기 (germanium photodetectors), 격자 결합기 (grating couplers)와 같은 광학 부품을 구축합니다. 데이터는 파장당 50100 Gbps의 속도로 빛에 변조됩니다. 파장 분할 다중화 (WDM) 기술은 광섬유 하나당 832개의 파장을 쌓아 물리적 링크당 수 Tbps에 도달합니다. Co-Packaged Optics (CPO)는 플러거블 트랜시버 (pluggable transceiver)를 완전히 제거합니다. 즉, 광 엔진 (optical engine)이 스위치 ASIC에 직접 와이어 본딩 (wire-bonded)되거나 하이브리드 본딩 (hybrid-bonded)됩니다. 2026년에 출시된 Nvidia의 Quantum-X800 및 Spectrum-X800은 100400 Tb/s의 총 대역폭에서 CPO를 사용하며, 플러거블 모듈 대비 전력 효율은 3.5배, 신호 무결성 (signal integrity)은 10배 개선되었습니다. 랙 규모에서 AI 컴퓨팅의 병목 현상은 GPU가 아니라 구리선입니다. 빛은 말 그대로 빛의 속도로 데이터를 전달합니다.

연구의 최전선: Transformer 추론 (inference)의 핵심 연산인 행렬-벡터 곱셈 (matrix-vector multiplications)이 빛의 속도로 수행되며 동적 전력 (dynamic power) 소모가 거의 제로에 가까운 전광 신경망 (all-optical neural networks)입니다. MIT와 University of Strathclyde 연구 그룹이 주목해야 할 대상입니다.

4. 와이드 밴드갭 반도체 (Wide-Bandgap Semiconductors): GaN 및 SiC
   실리콘 (Si)의 밴드갭 (bandgap)은 약 1.1 eV입니다. 이는 항복 전압 (breakdown voltage), 열전도율 (thermal conductivity), 전자 포화 속도 (electron saturation velocity)를 제한합니다. 와이드 밴드갭 물질은 이러한 한계를 완전히 변화시킵니다:

특성 (Property)	Si	GaN	SiC
밴드갭 (Bandgap, eV)	1.1	3.4	3.3
항복 전계 (Breakdown field, MV/cm)	0.3	3.3	2.5
전자 이동도 (Electron mobility, cm²/Vs)	1400	2000 (2DEG)	900
열전도율 (Thermal conductivity, W/mK)	150	230	490

GaN은 AlGaN/GaN 이종 접합 (heterojunction)에서 2차원 전자 가스 (2DEG)를 활용합니다. 이는 고밀도, 고이동도 채널로서 HEMT 트랜지스터가 RF 주파수 (mmWave 5G, 레이더)에서 스위칭하고 90% 이상의 효율로 전력 변환을 수행할 수 있게 합니다. SiC MOSFET은 전기차 (EV) 구동 인버터, 산업용 모터 드라이브, 그리드 인프라를 위한 650V–3.3kV 스위칭을 처리합니다. SiC 인버터의 스위칭 손실은 동일한 실리콘 IGBT보다 약 50% 낮습니다. SiC 시장의 연평균 성장률 (CAGR)은 2030년까지 20% 이상으로 전망됩니다.

5. 2D 물질 (2D Materials): 그래핀 (Graphene) 및 TMDs
   IEEE 로드맵은 2D 물질을 1nm 미만 채널 물질의 주요 후보로 식별합니다. 단층 두께 (MoS₂의 경우 약 0.3nm)에서 채널은 동일한 치수의 박막 실리콘을 괴롭히는 단채널 효과 (short-channel effects)로부터 물리적으로 면역력을 갖습니다.

그래핀 (Graphene): 제로 밴드갭 (Zero bandgap)이 트랜지스터 채널로서의 사용을 제한하지만, 전자 이동도 (Electron mobility, 부유 상태에서 약 200,000 cm²/Vs, 기판 위에서 약 10,000–50,000 cm²/Vs)는 상호 연결 (interconnects) 분야에서 탁월한 성능을 발휘하게 합니다. 구리 (Copper)의 비저항 (resistivity)은 표면 및 결정립계 산란 (grain boundary scattering)으로 인해 약 10nm 미만의 와이어 폭에서 급격히 증가합니다. 그래핀 상호 연결은 동일한 치수에서 구리보다 100배 높은 전류 밀도 (current density)를 보여줍니다.

TMDs (MoS₂, WSe₂, WS₂): 단층 두께에서 1.0–2.0 eV의 밴드갭을 갖는 반도체성 2D 물질입니다.

TSMC의 연구 부문은 N2 공정을 정의하는 정확한 아키텍처에 단층 MoS₂ 채널이 통합된 적층 나노시트 GAA (Gate-All-Around) 트랜지스터를 시연했습니다. 2025년, 한 연구팀은 0.1nm (옹스트롬 노드) 수준의 비스무트 기반 트랜지스터를 발표했으며, 이는 벤치마크에서 선도적인 실리콘 노드보다 40% 더 빠르고 3배 더 높은 에너지 효율을 보여주었습니다. 그래핀이 전체 시스템에 전력을 공급하기 전에, 먼저 상호연결 (Interconnects) 분야에서 영향력을 발휘할 것입니다. 최초의 실제 실리콘-그래핀 하이브리드 애플리케이션은 대부분의 엔지니어가 생각하는 것보다 더 가까이 있습니다. — Semiconductor Engineering, 2025

6. 뉴로모픽 컴퓨팅 (Neuromorphic Computing)
   폰 노이만 아키텍처 (Von Neumann architecture)에는 근본적인 비효율성이 존재합니다: 바로 메모리 벽 (Memory wall)입니다. 모든 연산은 프로세서와 메모리 사이의 데이터 이동을 필요로 하며, 데이터 이동에 소비되는 에너지는 종종 연산 자체에 소비되는 에너지보다 더 큽니다. 뉴로모픽 칩은 메모리와 프로세싱을 같은 위치에 배치합니다. 인공 뉴런은 입력 스파이크 (Spikes)를 시간에 따라 통합하며, 막 전위 (Membrane potential)가 임계값을 넘으면 발화 (Fire)합니다 — 비동기적 (Asynchronous), 이벤트 기반 (Event-driven), 희소적 (Sparse) 방식입니다. 클록 (Clock)도 없고, 인출-해독-실행 (Fetch-decode-execute) 과정도 없습니다. 전력 소비는 클록 속도가 아닌 활동량에 비례합니다. Intel Loihi 2: 100만 개의 뉴런, 1억 2천만 개의 시냅스. 특정 조합 최적화 (Combinatorial optimisation) 문제에서 GPU 대비 1,000배의 에너지 절감을 입증했습니다. 광학 뉴로모픽 (Photonic neuromorphic): 광학 피드백을 갖춘 VCSEL이 GHz 스파이크 속도로 누설 통합 발화 (Leaky integrate-and-fire) 뉴런을 구현합니다 — 이는 생물학적 뉴런보다 6자릿수(1,000,000배) 더 빠릅니다. Strathclyde 대학교는 2023년에 GHz 속도의 VCSEL 스파이킹 네트워크를 시연했습니다. 수렴 목표: 희소 에지 추론 (Sparse edge inference)을 위한 뉴로모픽 프로세서 + 최적화를 위한 양자 코프로세서 (Quantum coprocessors) + 제어 흐름 (Control flow)을 위한 클래식 코어 (Classical cores). 단순히 공정 노드뿐만 아니라 아키텍처 측면에서도 이종적 (Heterogeneous)입니다.

로드맵

기간	주요 이정표
2025–2026	GAA 양산 (TSMC N2, Intel 18A). CPO 스위치 (Nvidia). GaN/SiC 주류화.
2027–2028	TSMC A16 + 후면 전력 공급 (Backside power). Intel 14A + High-NA EUV. Rapidus 2nm. 최초의 상업용 광학 AI 가속기. HBM4 확산.
2029–2032	1nm 미만 (Sub-1nm) 노드.

파일럿 생산 단계의 2D 물질 트랜지스터 (2D material transistors). 최첨단 로직에서의 그래핀 상호연결 (Graphene interconnects). 에지 스케일 (edge scale)에서의 뉴로모픽 (Neuromorphic). | 2033–2036+ IMEC A2 (2 옹스트롬 (angstrom)). 광전자 공동 통합 (Photonic-electronic co-integration) 표준. 양자-고전 하이브리드 시스템 (Quantum-classical hybrid systems) 상용화.

우리가 구축하는 것에 이것이 중요한 이유
우리가 작성하는 소프트웨어 추상화(software abstractions) — 메모리 모델 (memory models), 연산 프리미티브 (compute primitives), 통신 계층 (communication layers) — 는 모두 하드웨어 아키텍처의 하류(downstream)에 있습니다. 하드웨어 계층이 로직, 메모리, 광학 (photonics), 그리고 뉴로모픽 가속기 (neuromorphic accelerators)의 이기종 스택 (heterogeneous stacks)으로 파편화됨에 따라, 프로그래밍 모델 (programming models) 또한 이를 따라가야 할 것입니다. 트랜지스터 (transistor), 상호연결 (interconnect), 그리고 패키지 (package) 레벨에서 물리적으로 어떤 일이 일어나고 있는지 이해하는 엔지니어들이 단순히 API를 호출하고 요행을 바라는 것이 아니라, 다음에 올 기술로부터 진정한 성능을 추출해내는 이들이 될 것입니다.

이 내용이 유익했다면 ❤️ 또는 🦄를 남겨주세요 — 다른 사람들이 이 글을 찾는 데 도움이 됩니다. 이 기술들에 대해 궁금한 점이 있거나 특정 기술에 대해 더 깊이 알고 싶으신가요? 댓글로 남겨주세요 — 모두 읽고 답변해 드립니다. 반도체 기술, AI 하드웨어, 그리고 차세대 컴퓨팅 이면의 엔지니어링에 대한 더 깊은 분석을 원하신다면 이곳 Dev.to에서 저를 팔로우해 주세요.

참고 문헌
TSMC 2nm Technology
Intel 18A — Intel Newsroom
Beyond the 2nm Horizon — ScienceDirect
TSMC Roadmap — SemiWiki
Photonic Neuromorphic Computing 2026 — PatSnap
The Race to Replace Silicon — Semiconductor Engineering
2D Materials Roadmap — PresCouter
TSMC 2D Materials Research
Graphene Interconnects — IEEE Spectrum
Neuromorphic Photonics — NIH/NCBI
Future of Semiconductor Materials — Electronics360