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DNN 추론 시 비트 위치별 결함 민감도를 분석하여, 중요도가 낮은 비트는 보호하지 않고 상위 비트만 선택적으로 보호하는 불균등 오류 보호(UEP) 기법을 제안합니다. 이를 통해 ECC 면적을 줄이고 에너지 효율을 높이면서도 모델의 성능을 유지할 수 있음을 입증했습니다.
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원문 바로가기우리는 트랜스포머(Transformer) 기반 모델과 어텐션 프리(Attention-free) CNN을 아우르는 16가지 워크로드와 세 가지 부동 소수점(Floating-point) 형식을 통해 머신러닝(ML) 추론 전반의 비트 위치별 결함 민감도(Per-bit-position fault sensitivity)를 특성화합니다. 우리의 핵심적인 실증적 발견은 급격한 비트 민감도 전이(Bit-sensitivity transition)입니다. 결정론적 단일 비트 스트레스 테스트 하에서, 데이터 유형별 특정 임계값인 Xsafe까지의 최하위 유효 숫자 비트(Least-significant fraction bits) 중 어느 하나를 반전시켜도 작업 지표(Task metrics)는 1% 미만으로 저하됩니다. 민감도는 상위 유효 숫자 비트를 거치며 상승하고, 단일 비트 반전이 치명적인 붕괴를 일으키는 지수-가수(Exponent-mantissa) 경계에서 급증합니다. 하위 비트는 대체로 무의미한 반면 상위 비트와 지수 비트는 매우 중요하기 때문에, 12.5%의 저장 공간 오버헤드로 모든 비트를 동일하게 보호하는 균등 SECDED(Single Error Correction, Double Error Detection) 보호는 불필요하게 보수적입니다. 우리는 데이터 유형별 Xsafe 하한선(FP16: 6, BF16: 4, FP32: 15)과 회복 탄력성이 있는 모델 클래스에 대해 보호되지 않는 영역을 넓히는 워크로드 인식 계층(Workload-aware tiers)을 도출하여, 재학습 없이도 ECC 절감 효과를 37.5-62.5%까지 높였습니다. 텍스트 조건부 확산 모델(Text-conditioned diffusion models)은 보수적인 하한선을 결정하는 반면, 비전 인코더(Vision encoders), NLU 모델, 그리고 회복 탄력성이 있는 LLM은 더 넓은 바이패스(Bypass) 영역을 허용합니다. 이러한 하한선과 계층은 캐시라인(Cacheline)별 데이터 유형 태그와 ML 가속기를 위한 이중 파티션 SRAM 아키텍처를 갖춘 불균등 오류 보호(Unequal Error Protection, UEP) 코덱을 구동합니다. 870회 이상의 결함 주입(Fault-injection) 실행을 통한 검증 결과, 선택적 보호가 인접한 2비트 및 3비트 업셋(Upsets) 상황에서도 유지됨을 확인했습니다. 이 코덱은 균등 SECDED 대비 ECC 면적을 27.8% 줄이며, 비임계 파티션(Non-critical partition)의 이중 전압 동작은 BF16 총 읽기 에너지를 약 17% 낮추는 동시에, 이중 파티션 매크로 면적 오버헤드는 약 4%에 불과합니다.